[实用新型]双指令多浮点操作数加/减、乘、除运算控制器

说明书

技术领域

本实用新型涉及一种双指令多浮点操作数加/减、乘、除运算控制器，尤其涉及一种基于采用FPGA并行操作电路硬连接的双指令多浮点操作数加/减、乘、除四则混合运算控制电路及其时序控制方法。

背景技术

浮点数加/减、乘、除的四则混合运算是高精度数据运算应用频率非常高的算术运算，每个运算类型的运算器实现2个32位符合IEEE754标准的浮点数运算；对于大多数微处理器的算术运算指令，每条指令执行2个操作数的运算；对于高级语言的四则混合运算命令都是采用自然的书写方式表达，高级语言的编译或翻译系统中将四则混合运算公式转化为微处理器能够识别的二进制代码的指令序列，即2个操作数的运算组成一条运算指令，以及若干条操作数传输指令和运算结果传输指令；微处理器需要逐条读出指令进行译码，传输操作数、运算、结果写回的操作；浮点数加/减、乘、除的四则混合运算中，加/减运算花费时钟周期时间最少，乘法运算次之，除法运算比加/减运算、乘法运算将花费数倍的时间周期，采用流水线执行浮点数加/减、乘、除的四则混合运算的指令序列，下次运算必须应用上次运算结果，每次运算时间周期和结果写回运算器操作数输入端是影响执行浮点数加/减、乘、除的四则混合运算指令序列速度的瓶颈。

发明内容

本实用新型的目的在于提供一种双指令多浮点操作数加/减、乘、除运算控制器，应用FPGA设计双指令多浮点操作数加/减、乘、除四则混合运算控制器的硬连接电路；该控制器对于一条多浮点操作数运算指令的命令字及其多操作数采取连续写入存储的方法，其写入存储过程占用系统总线；控制器在执行多浮点操作数加/减、乘、除运算命令过程中，内部产生与系统时钟Clock信号同步的读时序脉冲信号，读时序脉冲的周期根据每个浮点操作数的运算符能够自动调整，在读时序脉冲信号控制下自主完成读出操作数执行运算，多浮点操作数运算指令的命令执行过程不占用系统总线；该控制器能够存储两条多浮点操作数四则混合运算指令，控制器处于一条指令正在执行处理，另一条指令待执行；或一条指令正在执行运算处理，另一条指令的命令字及其多操作数正在写入控制器；或一条指令的多操作数正在写入控制器，且操作数同时被读出；控制器在执行指令的运算命令处理过程中，系统能够读出执行运算命令过程中的中间运算结果和最终运算结果。

解决上述技术问题的技术方案是：一种双指令多浮点操作数加/减、乘、除运算控制器，包括双端口只读只写存储器、命令字及多操作数写时序控制模块、浮点操作数读时序控制模块、存储器数据空标志控制器和操作数配置及运算控制模块；

所述双端口只读只写存储器与命令字及多操作数写时序控制模块、浮点操作数读时序控制模块、操作数配置及运算控制模块连接；

所述命令字及多操作数写时序控制模块还与浮点操作数读时序控制模块、存储器数据空标志控制器、操作数配置及运算控制模块连接；

所述浮点操作数读时序控制模块还与存储器数据空标志控制器、操作数配置及运算控制模块连接；

所述双端口只读只写存储器为双端口存储器，一个只写端口，一个只读端口，用于储存两条指令的浮点操作数（下称为操作数）；所述双端口只读只写存储器分为存储器1和存储器2两个存储区域；所述双端口只读只写存储器的写地址高位输入端AB4_1为“0”，或读地址高位输入端AB4_2为“0”，选中双端口只读只写存储器的13个低地址存储单元，即存储器1；写地址高位输入端AB4_1为“1”，或读地址高位输入端AB4_2为“1”，选中双端口只读只写存储器的13个高地址存储单元，即存储器2；

所述命令字及多操作数写时序控制模块控制完成指令的写入和存储，需要占用系统总线；一条指令包括32位命令字和若干个操作数，操作数最多为13个；所述命令字及多操作数写时序控制模块在双端口只读只写存储器的存储器1或存储器2为数据空，输出写指令允许信号，方允许被系统选中；当被系统选中写命令字时，在系统WR信号的作用下，写入命令字；当被系统选中写操作数时，其内部产生与系统WR信号同步的写时序脉冲；在写时序脉冲的控制下，将操作数存储在双端口只读只写存储器的存储器1或存储器2中；一条指令的最后一个操作数被写入存储后，转换双端口只读只写存储器的写高位地址输入端AB4_1状态；如果双端口只读只写存储器的存储器1和存储器2都非空，停止命令字及多操作数写时序控制模块的工作；

所述命令字及多操作数写时序控制模块将写入的命令字分为待执行命令字存储和执行命令字的存储，执行命令字分为第1个操作数类型、第1个操作数除法运算方式和操作数个数的存储、每个操作数的运算符标志的存储；