[实用新型]双指令多浮点操作数加/减、乘、除运算控制器

权利要求书

1.一种双指令多浮点操作数加/减、乘、除运算控制器，其特征在于：该控制器包括双端口只读只写存储器（Ⅰ）、命令字及多操作数写时序控制模块（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）和操作数配置及运算控制模块（Ⅴ）；

所述双端口只读只写存储器（Ⅰ）与命令字及多操作数写时序控制模块（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、操作数配置及运算控制模块（Ⅴ）连接；

所述命令字及多操作数写时序控制模块（Ⅱ）还与浮点操作数读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）、操作数配置及运算控制模块（Ⅴ）连接；

所述浮点操作数读时序控制模块（Ⅲ）还与存储器数据空标志控制器（Ⅳ）、操作数配置及运算控制模块（Ⅴ）连接；

所述双端口只读只写存储器（Ⅰ）为双端口存储器，一个只写端口，一个只读端口，用于储存两条指令的浮点操作数（下称为操作数）；所述双端口只读只写存储器（Ⅰ）分为存储器1和存储器2两个存储区域；

所述命令字及多操作数写时序控制模块（Ⅱ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括32位命令字和若干个操作数，操作数最多为13个；

所述命令字及多操作数写时序控制模块（Ⅱ）将写入的命令字分为待执行命令字存储和执行命令字的存储，执行命令字分为第1个操作数类型、第1个操作数除法运算方式和操作数个数的存储、每个操作数的运算符标志的存储；所述浮点操作数读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成浮点操作数从双端口只读只写存储器（Ⅰ）中的读出，不需要占用系统总线；

所述浮点操作数读时序控制模块（Ⅲ）产生与系统时钟Clock信号同步的读时序脉冲序列，按顺序将操作数读出参与运算，按照每个操作数的运算符自动调整运算周期；所述浮点操作数读时序控制模块（Ⅲ）依据存储器数据空标志控制器（Ⅳ）的空标志状态读出操作数，有下面4种工作状态：

1）所述存储器数据空标志控制器（Ⅳ）无存储器1空、存储器2空的标志输出，表明一个非空的存储器正在写入指令或写入指令过程已结束，另一个存储器正在读出操作数；

2）所述存储器数据空标志控制器（Ⅳ）输出任何一个存储器空的标志，会处于两种操作状态，一是非空的存储器正在写入操作数，该存储器同时执行读出操作；二是非空的存储器写入指令过程已结束，正在执行读出操作；

3）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，停止浮点操作数读时序控制模块（Ⅲ）的工作；

4）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，且命令字及多操作数写时序控制模块（Ⅱ）再次被系统选中写入命令字；

所述操作数配置及运算控制模块（Ⅴ）能够锁存运算结果，并判断运算结果是否异常；系统能够从操作数配置及运算控制模块（Ⅴ）中读出中间运算结果和命令执行的最终运算结果。