[实用新型]一种CMOS工艺兼容的双差分存储单元

权利要求书

1.一种与CMOS工艺兼容的双差分存储单元，该单元包括： 

两个完全相同的模块：第一模块和第二模块，其特征在于，第一模块和第二模块分别包括三个子模块； 

第一模块包括第一子模块（A1）、第二子模块（A2）、第三子模块（A3）、其中第一子模块（A1）和第二子模块(A2)完全对称；第二模块包括第四子模块（B1）、第五子模块（B2）、第六子模块（B3）,其中第四子模块（B1）和第五子模块（B2）完全对称； 

所述第一子模块（A1）包括第一晶体管（MA11）、第二晶体管（MA12）、第三晶体管（MA13）,其中第一晶体管（MA11）的源极、漏极和衬底连在一起，最后接在D0线上，第二晶体管（MA12）的源极、漏极和衬底连在一起，最后接在TUN线上，第三晶体管（MA13）的源极与衬底相连，并与第三子模块(A3)的第四晶体管（MA31）的衬底相连，最后接在REN线上，第三晶体管（MA13）的漏极与第二子模块中的第七晶体管（MA23）的源极相连，第一至第三晶体管（MA11、MA12、MA13）的栅极连在一起，构成第一浮栅（FG0）； 

所述第二子模块（A2）包括第五晶体管（MA21）、第六晶体管（MA22）和第七晶体管（MA23）,该第五至第七晶体管的连接方式同第一子模块(A1)中的第一至第三晶体管完全对称，其中第五至第七晶体管（MA21、MA22、MA23）的栅极连在一起构成第二浮栅（FG1）； 

所述第三子模块（A3）包括第四晶体管（MA31），其栅极连在RSB线上，第四晶体管（MA31）的源极与第七晶体管（MA23）的漏极的漏极相连，最后通过一个由SEL信号控制的传输门连在REN线上，第四晶体管（MA31）的衬底与第三晶体管（MA13）的衬底和源极，最后接在REN线上，第四晶体管（MA31）的漏极作为数据输出端； 

第二模块（B）与第一模块（A）同样包括由七个晶体管构成的三个子模块，其中构成第二模块（B）的七个晶体管的连接方式与构 成第一模块（A）的七个晶体管的连接方式相同并且完全对称，其中第二模块（B）中与模块（A）对应地包括第三和第四浮栅（FG2、FG3）。 

2.根据权利要求1所述的存储单元，其中，所述晶体管均为PMOS晶体管。 

3.根据权利要求1所述的存储单元，其中第一模块（A）中的第一子模块（A1）和第二子模块（A2），以及第二模块中相应的两个子模块（B1、B2）分别构成第一模块和第二模块的子差分结构，第一模块和第二模块组成整个存储单元的差分结构。 

4.根据权利要求1所述的存储单元，其中：第一子模块（A1）的第一至第三晶体管（MA11、MA12、MA13）的栅极耦合的电势叠加后形成第一浮栅（FG0）上的电势，第二至第四浮栅（FG1、FG2、FG3）上的电势也由各子模块相应晶体管的栅极耦合电势叠加而成。 

5.根据权利要求1所述的存储单元，其中，第三子模块（A3）的第四晶体管（MA31）和第二模块（B）中的对应晶体管（MB31）的漏极作为存储单元的数据输出端。