[实用新型]sigma-delta PLL频率测量电路

说明书

技术领域

本实用新型涉及电子与时频测量领域，特别是一种sigma-delta(Σ-Δ)PLL(Phase Locked Loop，锁相环)频率测量电路。

背景技术

在电子技术中，频率一直是最基本参数之一，并且与许多电参量的测量方案、测量结果都有非常密切的关系，因此频率的测量也尤为重要。近年来，随着电子信息技术的发展，以频率作为输出信号的晶体振荡器和谐振式传感器的精度都在不断提高，应用也越来越广泛，与其相匹配的低噪声频率测量电路的研发也显得愈发迫切。

目前国内外市场上常用的频率测量电路的基本原理有三类：（1）通过对被测信号进行傅里叶变换测量周期信号的频率，（2）在标准的闸门时间内对被测频率信号的周期个数进行计数而得出被测频率值，（3）基于锁相环的测频电路，利用压控振荡器（VCO）控制信号与频率成正比的特性实现频率识别；其中，第（1）类技术具备一定抗噪性能，但傅里叶变换过程中不可避免地要进行时域的截断，这个截断过程将产生频域信号的泄露，导致变换后的频域信息不能完整反映出原时域信号特性，因此其测量结果的精准度较差。第（2）类技术能够同时完成频率测量和数字化输出，并且该系统的采样频率仅为被测信号频率的两倍，对过采样率无太高要求，测量方便、读数直接，但是该技术中存在计数所导致的量化误差，限制测频精度的提高；尽管有改进的多周期同步法和延迟链法对量化误差进行限制，但是多周期同步法是以牺牲系统带宽为代价，而延迟链法对延迟单元的精度要求极高，实现难度较大，而且存在延迟链长度分布不均以及延迟抖动等问题，使其实际精度远低于理论值。第（3）类技术先通过锁相环锁定被测信号频率，输出与被测信号成正比的电压信号，再通过模数变换器(ADC)将电压信号转为数字频率，分两步将待测频率转为数字信号，锁相环测频法优点在于电路简单、易于实现，但是锁相环中的VCO自身会引入相位噪声，并且VCO存在非线性及温度敏感性，这将影响最终测频的精度。

综上所述，目前普遍使用的频率测量方法均存在噪声大，分辨率低的问题，难以适应新的晶振和谐振式传感器的高精度频率读取的要求。

实用新型内容

本实用新型的目的在于提供一种抗噪声能力强、分辨率高、易于实现的sigma-delta PLL频率测量电路。

实现本实用新型目的的技术解决方案为：

一种sigma-delta PLL频率测量电路，包括从输入端开始顺次设置的整形电路、鉴相器、环路滤波器、ADC和延迟环节，且延迟环节的输出端经过计数器反馈输入至鉴相器，其中：整形电路，将待测信号滤波、放大后，转为同频率的方波信号V_out；鉴相器，测量经整形后的待测信号V_out与计数器输出信号C_out的过零点时间差，并输出面积与时间差e_n成正比的脉冲电流信号I_out；环路滤波器，对鉴相器的输出电流I_out进行积分和滤波，并将其转为电压信号；ADC，将环路滤波器输出的模拟电压转为数字信号N；延迟环节，对ADC输出的数字信号N进行一个时钟周期的延迟；计数器，产生时钟周期与延迟后的数字信号N成正比的计数器输出信号C_out，并将该计数器输出信号C_out输入鉴相器。

与现有技术相比，本实用新型的显著优点为：（1）用计数器替代VCO，避免了VCO所带来的额外的相位噪声、非线性和温度敏感性；（2）传递函数是Σ-Δ调制解调器的结构形式，能够将计数器带来的量化噪声调制到高频区域，移出待测信号的带宽范围之外，大大提高带宽范围内的测频分辨率；在量化噪声不变的前提下，可以通过提高环路阶数来进一步提高分辨率性能，具有很强的抗噪声能力；（3）结构简单，灵活度大，对器件的要求较低：首先对于作为计数器时钟基准的晶振频率值要求不高；另外因为ADC是对经过积分环节和滤波环节后的直流电压进行数模转换，所以对ADC的位数和采样率也均无过高要求。

附图说明

图1是本实用新型sigma-delta PLL频率测量电路的结构示意图。

图2是本实用新型sigma-delta PLL频率测量电路中信号的波形示意图。

图3是本实用新型sigma-delta PLL频率测量电路中采用积分器级联多路前馈结构形式的环路滤波器结构示意图。

图4是本实用新型sigma-delta PLL频率测量电路中去除了积分器级联多路前馈结构中的第一级前馈通路，并加入超前补偿后的结构示意图。