[实用新型]电荷流元件、电荷留置电路和集成电路芯片有效

专利信息
申请号: 201320428471.3 申请日: 2013-07-16
公开(公告)号: CN203444766U 公开(公告)日: 2014-02-19
发明(设计)人: F·玛里内特;P·福尔纳拉 申请(专利权)人: 意法半导体(鲁塞)公司
主分类号: G11C16/06 分类号: G11C16/06
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华;张宁
地址: 法国*** 国省代码: 法国;FR
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摘要:
搜索关键词: 电荷 元件 留置 电路 集成电路 芯片
【说明书】:

技术领域

本公开内容总体涉及电子电路,并且具体地涉及实现可控地保持电荷以用于时间测量的电路的形成。它更具体地涉及电荷流元件的形成。 

背景技术

在许多应用中,希望具有代表在两个事件之间流逝的时间的信息,它是准确或者近似测量。应用示例涉及尤其对媒体的访问权限的时间管理。 

获得这样的代表流逝时间的信息常规地需要例如借助电池供电的电子电路的时间测量以免在不使用电路时丢失信息变化。 

将希望具有即使在未向电子测量电路供电时仍然工作的时间测量。 

例如已经在第8,331,203号号美国专利中提供一种电子器件,其中通过测量具有电极的电容存储元件的电荷来确定在两个事件之间流逝的时间,该电极连接到电容电荷流元件的电极,该电容电荷流元件在它的电介质空间中具有泄漏。在向器件供电时对存储元件充电,并且在再次向器件供电时测量存储元件在功率供应中断之后的残留电荷。这一残留电荷视为代表在器件的两次功率供应之间流逝的时间段。 

电荷流元件在它的电介质空间中包括更小厚度的区域,该区域能够通过隧道效应让电荷泄漏。存储元件放电速度依赖于流元件的泄漏区域的尺度。具体而言,存储元件放电速度在泄漏元件的厚度减少时和/或在泄漏区域的表面(在俯视图中)增加时增加。 

缺点在于在实践中泄漏区域的尺寸设定强依赖于考虑的技术 制造过程。实际上,一般向包括其它部件、例如存储器、逻辑块等的芯片集成电荷留置电路。为了避免增加芯片制造成本,希望形成电荷留置电路而相对于其它部件的制造步骤无附加制造步骤。在某些新近技术过程中,可用于形成流元件的泄漏区域的电介质层太薄而即使在泄漏区域的表面积减少至最小时仍然无法实现存储元件的缓慢放电。作为结果,时间测量仅可以在很短时间期间在不存在功率供应时工作、无法适应多数应用。 

实用新型内容

因此,一个实施例提供一种至少部分克服已知电荷流元件的缺点中的一些缺点的电荷流元件。 

另一实施例提供一种可被控制用于时间测量的电荷留置电路。 

因此,一个实施例提供一种电荷流元件,该电荷流元件包括在绝缘支撑物上的第一电极、电介质层和第二电极的堆叠,该电介质层具有能够通过隧道效应让电荷流动的至少一个部分,其中电极中的至少一个电极由未掺杂多晶硅制成。 

根据一个实施例,电极之一由重掺杂多晶硅制成。 

根据一个实施例,两个电极由未掺杂多晶硅制成。 

根据一个实施例,电介质层包括氧化物-氮化物-氧化物堆叠,上述部分由氧化硅制成。 

根据一个实施例,电荷流元件具有在两个电极之间的范围在1*10-15与10*10-15法拉之间的电容。 

另一实施例提供一种用于时间测量的电荷留置电路,该电荷留置电路包括连接到上述类型的电荷流元件的电容电荷存储元件。 

根据一个实施例,电容电荷存储元件具有范围在10-12与100*10-12法拉之间的电容。 

根据一个实施例,该电荷留置电路还包括连接到与存储元件和流元件共同的浮置节点的电容初始化元件。 

根据一个实施例,电容初始化元件具有范围在10*10-15与 100*10-15法拉之间的电容。 

另一实施例提供一种在半导体衬底以内和上面形成的集成电路芯片,该集成电路芯片包括非易失性存储器单元、逻辑块和上述类型的电荷留置电路,该逻辑块包括MOS晶体管。 

通过使用根据本实用新型的实施例,可以获得克服已知电荷流元件的缺点中的一些缺点的有益效果。 

附图说明

将结合附图在具体实施例的以下非限制描述中具体讨论前述以及其它特征和优点。 

图1是能够可控地保持电荷用于时间测量的电路的示例的电路图; 

图2是示出电荷流元件的示例的截面; 

图3A至图3H是示出用于制造电荷流元件的一个实施例的方法的步骤的截面图; 

图4是示出图3H的电荷流元件的一个备选实施例的截面图;并且 

图5是示出图3H的电荷流元件的另一备选实施例的截面图。 

具体实施方式

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