[实用新型]基于负微分电阻特性的SET/CMOS锁存器

说明书

技术领域

本实用新型涉及锁存器领域，尤其是一种基于负微分电阻特性的SET/CMOS锁存器。

背景技术

当MOS管的特征尺寸随着摩尔定律的发展进入100nm以后，其可靠性及电学特性由于受到量子效应的影响面临着诸多的挑战。单电子晶体管（single-electron transistor, SET）作为新型的纳米电子器件，有望成为MOS管进入纳米领域后的有力替代者。SET由库仑岛、栅极电容及两个隧穿结构成，主要通过栅极电压控制电子隧穿而形成电流，具有超小的尺寸和极低的功耗。此外，单电子晶体管还具备独特的库仑振荡特性及较高的电荷灵敏度等特性，能有效地降低电路的复杂程度。但是，由于SET具有较高传输延迟、较低输出电平的缺点，仅由SET构成的传统电路并不能获得所需的性能，且无法与目前成熟的大规模集成电路相兼容。这主要是由于SET通过电子隧穿来实现电流传递，限制了SET漏源电流的大小，增大了电路的传输延迟；并且为了实现库仑阻塞，SET的漏源电压必须处于一个较低的固定值，限制了SET的输出摆幅。一种有效的解决方案是利用MOS管的高增益、高输出阻抗及大的电压摆幅的特点与SET相结合，使电路同时具备两者的优点。因此，本实用新型采用SET/CMOS混合的形式，构建了一个基于负微分电阻特性的数字电路锁存器。

实用新型内容

有鉴于此，本实用新型的目的是提供一种基于负微分电阻特性的SET/CMOS锁存器。

本实用新型采用以下方案实现：一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压V_dd，所述PMOS管的栅极作为所述锁存器的输入端，所述PMOS管的漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压V_g，所述NMOS管的源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压V_ctrl，所述双栅单电子晶体管的源极接地。

在本实用新型一实施例中，所述双栅单电子晶体管由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流。

本实用新型的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本实用新型的锁存器工作电压较高，输出电压摆幅大，并且能够实现较高的输出电压摆幅以及较低的传输延迟，可以在深亚微米的数字电路设计中得到很好的应用。

为使本实用新型的目的、技术方案及优点更加清楚明白，以下将通过具体实施例和相关附图，对本实用新型作进一步详细说明。

附图说明

图1是双栅单电子晶体管SET的结构示意图。

图2是具有NDR特性的混合SET/CMOS电路NDR结构示意图。

图3是具有NDR特性的混合SET/CMOS电路NDR的直流特性曲线图。

图4是本实用新型锁存器的结构示意图。

图5是本实用新型锁存器的原理特性曲线图。

图6是本实用新型锁存器的瞬态仿真结果示意图。

图7是本实用新型一较佳实施例中锁存器的器件参数示意图。

具体实施方式

单电子晶体管（SET）是指利用电子电荷的粒子性和库仑阻塞效应控制单个或少数几个电子转移的器件，其中，双栅单电子晶体管的结构如图1所示。双栅单电子晶体管由两个隧穿结通过库仑岛串联而成，外加的偏置电压由栅极电容耦合到库仑岛上，以控制器件的隧穿电流；通过偏置电压控制电子隧穿，使单电子晶体管具有独特的库仑阻塞振荡特性，即随着栅压的增大，晶体管漏电流具有周期性变化。与CMOS不同的是，单电子晶体管在较高的漏源电压V_ds下并不会进入饱和状态.，随着V_ds的增大，库仑阻塞将会消失；因此，栅源电压V_gs和漏源电压V_ds能同时控制单电子晶体管的库仑阻塞区。