[发明专利]具有叠置的上拉装置的存储器元件

说明书

本申请要求2012年12月14日提交的美国专利申请号13/715442的优先权，其通过引用全部并入本文。

技术领域

本发明涉及具有存储器的集成电路，更具体地，涉及易失性存储器元件(memory element)。

背景技术

集成电路通常包含易失性存储器元件。易失性存储器元件仅在集成电路上电时保存数据。在掉电情况下，易失性存储器元件中的数据丢失。尽管非易失性存储器元件，如基于电可擦除可编程只读存储器技术的存储器元件不会以这种方式丢失数据，但将非易失性存储器元件制成给定集成电路的一部分通常是不希望的或者是不可能的。

因此，通常使用易失性存储器元件。例如，包含SRAM单元(cell)的静态随机存取存储器(SRAM)芯片，其为易失性存储器元件的一种。在可编程逻辑器件的集成电路中，SRAM单元可作为配置随机存取存储器(CRAM)单元。可编程逻辑器件是一种类型的集成电路，其能够由用户编程，以实现所需的定制逻辑功能。CRAM单元用于存储用户提供的配置数据。一旦被加载，CRAM单元将控制信号提供给晶体管以配置晶体管从而实现所需逻辑功能。

易失性存储器元件，如SRAM和CRAM单元，通常基于交叉耦合的反相器(锁存器)。在每个存储器单元中，交叉耦合的反相器连接到地址晶体管(address transistor)，当数据从存储器元件读出或写入存储器元件时，该地址晶体管导通。当没有数据从存储器元件读出或写入存储器元件时，地址晶体管截止，从而隔离该存储器元件。交叉耦合的反相器和地址晶体管能够由互补的金属氧化物半导体(CMOS)晶体管形成，例如，n沟道金属氧化物半导体(NMOS)晶体管和p沟道金属氧化物半导体(PMOS)晶体管。

随着半导体技术向更小的尺寸发展，可使用更低的电源电压为集成电路供电。更低的电源电压和更小的器件会导致易失性存储器元件具有减小的读写裕量(margin)。这能够对设备的可靠运行带来挑战。

发明内容

提供具有存储器单元的集成电路。集成电路可包括控制存储器单元阵列的控制电路。控制电路可包括的电路例如寻址电路、数据寄存器电路和读/写电路。

存储器单元阵列可包括以行和列排列的存储器单元组。每个存储器单元可具有双稳态存储部分，其至少包括第一交叉耦合反相电路和第二交叉耦合反相电路。每个反相电路可包括多个串联耦合在第一电源线和第二电源线之间的多个叠置的上拉晶体管(例如，p沟道晶体管)和下拉晶体管(例如，n沟道晶体管)。第一反相电路中的上拉晶体管和下拉晶体管可具有相互短路的栅极端子以作为第一反相电路的输入端，而第二反相电路中的上拉晶体管和下拉晶体管可具有相互短路的栅极端子以作为第二反相电路的输入端。下拉晶体管可具有本体端子，其接收将下拉晶体管本体端子反向偏置的电压，从而减少通过第一反相电路和第二反相电路的泄漏电流。

第一反相电路可具有输出端，其耦合到第二反相电路的输入端，并作为存储器单元的第一数据存储节点。第二反相电路可具有输出端，其耦合到第一反相电路的输入端，并作为存储器单元的第二数据存储节点。存取晶体管(有时称为传输门，pass gate)可耦合到第一数据存储节点和第二数据存储节点并可用于将数据载入存储器单元以及从存储器单元中读取数据。

使用这种设置形成的存储器元件可表现出软错误翻转(SEU)抗干扰性(immunity)。例如，考虑以下情况，第一数据存储节点接收随机辐射照射，其在第一数据存储节点处引起临时电压扰动。第二反相电路中的上拉晶体管可在其栅极端子接收该临时电压扰动。

响应于接收所述辐射照射，通过将第一数据存储节点充电至正电源电平而消除该临时电压扰动，第一反相电路中的上拉晶体管可恢复第一数据存储节点至其原始电平。第二反相电路中的下拉晶体管还可用于将第二数据存储节点保持低电压电平。以这种方式操作，存储器元件能够从随机SEU事件成功地恢复。

利用两栅极配置或四栅极配置(举例而言)能够形成存储器元件。在两栅极配置中，每个反相电路中的叠置的上拉晶体管共享相同的栅极结构并串行耦合。在四栅极配置中，每个反相电路中的叠置的上拉晶体管共享公共源极-漏极区域，而下拉晶体管共享公共源极区域，该源极区域被配置以接收地电源电压。

本发明的进一步的特征、本质和各种优点从附图和如下详细描述中将变得更加显而易见。

附图说明

图1为根据本发明实施例的说明性存储器单元阵列的示图。

图2为根据本发明实施例的具有叠置的上拉晶体管的说明性存储器单元的示图。