[发明专利]具有叠置的上拉装置的存储器元件

权利要求书

1.一种集成电路，其包含：

数据线；

多个双稳态存储器元件，其中所述多个双稳态存储器元件中的每个双稳态存储器元件耦合到所述数据线并且包括至少一个反相电路，所述至少一个反相电路具有多个叠置的上拉晶体管，其中所述至少一个反相电路中的叠置的上拉晶体管具有相互短接的栅极端子；和

虚设的栅极导体，其介入所述多个双稳态存储器元件中的两个相邻的双稳态存储器元件之间并且电悬浮。

2.如权利要求1所述的集成电路，其中所述双稳态存储器元件进一步包含：

具有多个叠置的上拉晶体管的附加反相电路，其中所述附加反相电路中的所述叠置的上拉晶体管具有相互短接的栅极端子。

3.如权利要求1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个p沟道晶体管。

4.如权利要求1所述的集成电路，其中所述多个叠置的上拉晶体管包含多个串联的p沟道晶体管。

5.如权利要求1所述的集成电路，其中所述至少一个反相电路进一步包含：

与所述多个叠置的上拉晶体管串联耦合的下拉晶体管。

6.如权利要求5所述的集成电路，其中所述下拉晶体管包含n沟道晶体管。

7.如权利要求5所述的集成电路，进一步包含：

第一电源线；和

第二电源线，其中所述下拉晶体管和所述多个叠置的上拉晶体管串联耦合在所述第一电源线和第二电源线之间。

8.如权利要求5所述的集成电路，其中所述下拉晶体管具有栅极端子，其被短接至所述叠置的上拉晶体管的栅极端子。

9.如权利要求8所述的集成电路，进一步包含：

控制线，其中所述下拉晶体管具有耦合到所述控制线的本体端子。

10.如权利要求9所述的集成电路，其中所述下拉晶体管被配置为从所述控制线接收电压，其通过反向偏置所述本体端子以减小通过所述至少一个反相电路的泄漏电流。

11.一种在集成电路基底上制造存储器元件的方法，其包含：

形成第一上拉晶体管和第二上拉晶体管，其共享所述基底中的公共源极-漏极区域；

将所述第一上拉晶体管的第一栅极结构设置在所述基底上；

将所述第二上拉晶体管的第二栅极结构设置在所述基底上，其中所述第二栅极结构与所述第一栅极结构分离并与所述第一栅极结构并行；

在所述基底上方形成导电路径，所述导电路径将所述第一栅极结构与所述第二栅极结构电耦合；以及

形成与所述第一上拉晶体管和所述第二上拉晶体管串联耦合的仅一个下拉晶体管。

12.如权利要求11所述的方法，进一步包含：

形成第三上拉晶体管和第四上拉晶体管，其共享所述基底中的公共源极-漏极区域；

将所述第三上拉晶体管的第三栅极结构设置在所述基底上；

将所述第四上拉晶体管的第四栅极结构设置在所述基底上；以及

在所述基底上方形成附加导电路径，所述附加导电路径将所述第三栅极结构与所述第四栅极结构电耦合。

13.如权利要求11所述的方法，其中形成所述第一上拉晶体管和第二上拉晶体管包括形成第一p沟道晶体管和第二p沟道晶体管，其共享所述基底中的公共p+扩散区域。

14.如权利要求11所述的方法，其中：

所述仅一个下拉晶体管具有接收电源电压的源极区域并具有与所述第二栅极结构相连的栅极结构。

15.一种用于操作双稳态存储器元件的方法，所述双稳态存储器元件具有第一数据存储节点、第二数据存储节点以及耦合到所述第二数据存储节点的多个叠置的上拉晶体管，其中所述多个叠置的上拉晶体管具有各自的栅极端子，所述方法包括：

接收辐射照射，其在所述第一数据存储节点处造成临时电压扰动，其中所述第一数据存储节点是第一反相电路的输出并且所述第二数据存储节点是第二反相电路的输出，所述第二反相电路耦合到所述第一反相电路；其中所述第一反相电路包括所述多个叠置的上拉晶体管中串联偶合的至少第一和第二上拉晶体管，其中所述第二上拉晶体管具有不与存储器单元中的任意其他晶体管共享的源极扩散区域和漏极扩散区域；以及

在所述多个叠置的上拉晶体管的所述栅极端子处接收所述临时电压扰动。