[发明专利]包括压缩应力的封装垂直功率器件及其制造方法

说明书

技术领域

本发明通常涉及半导体芯片的封装，并且更具体地，涉及垂直功率半导体功率芯片的封装。

背景技术

封装和组装构成了单个或多个芯片制造的最后阶段。封装和组装提供了在芯片和芯片载体之间的机械连接和电连接，并且提供了保护性的外壳以免受机械、化学或辐射引起的损伤。

对于部件的寿命，诸如层脱层、裂纹形成或焊点失效的热机械应力引起的缺陷通常提供了潜在的可靠性问题。

发明内容

根据本发明的实施例，组装的器件包括包括：载体；设置在该载体上的连接层，该连接层包括第一高度；以及设置在该连接层上的芯片，该芯片包括第二高度，其中该第二高度小于该第一高度。

根据本发明的一个实施例，封装的功率器件包括引线框架，设置在载体上的连接层以及设置在该连接层上的垂直功率半导体芯片，其中该垂直功率半导体芯片包括在整个高度上的压缩应力。该封装的功率器件进一步包括将芯片接触焊盘连接至该引线框架的引线的互连以及密封该垂直功率半导体芯片的密封体。

根据本发明的实施例，制造半导体器件的方法包括将具有底部主表面的垂直半导体器件放置在引线框架上并且通过连接层将该该半导体器件连接至该引线框架从而在该半导体器件的整个高度上形成压缩应力，该连接层高于该半导体器件。

附图说明

为了更加完全地理解本发明及其优点，现在参考与附图一起做出的后面的描述，其中：

图1以横截面视图图示了芯片/载体组件，其中图1a示出了在管芯至载体接合的最开始时的组件，而图1b示出了冷却之后的接合组件；

图2图示了在垂直功率半导体芯片的整个高度上包括压缩应力的封装的垂直功率半导体器件的实施例的横截面视图；

图3示出了关于在硅/铜双层中的应力形成的仿真数据；

图4示出了图示对于硅芯片/铜引线框架界面在硅芯片的底表面处的应力变化的实验数据的图表；

图5示出了图示对于硅芯片/铜引线框架界面在硅芯片的顶表面处的应力变化的实验数据的图表；以及

图6示出了用于封装垂直功率芯片的方法的实施例。

具体实施方式

下面详细地论述了当前的优选实施例的制作和使用。然而，应当意识到，本发明提供了能够体现在广泛的各种具体上下文中的许多可应用的发明构思。所论述的具体实施例仅仅说明了制作和使用本发明的具体方式，并且不限制本发明的范围。

将关于在具体上下文中的实施例，即关于封装的垂直功率半导体芯片来描述本发明。然而，本发明还可以应用到其它封装的半导体器件或封装的部件。

作为高温处理的结果，在邻近部件架构元件的界面处可以产生封装的部件内的应力。在图1中图示了用于处理相关的应力形成的典型实例。图1示出了从管芯至载体附着工艺的开始至结束的转变。图1a图示了在管芯(芯片)110和载体130之间第一物理接触时的组件100，其中该载体130用连接层120覆盖，或者其中该管芯110的背面用该连接层120覆盖。除了可能通过该连接层120的沉积而引起的应力以外，在接合的这个初始阶段，接触界面实质上是无应力的。

在完成该管芯110/载体130接合之后引入了显著级别的附加应力，该接合通常在200℃与400℃之间的温度发生并且随后冷却至室温。在图1b中图示了接合的管芯110/载体130组件150的状态。在从接合温度至室温的冷却期间，因为部件架构的各种元件的热膨胀系数(CTE)不同，它们以变化的程度收缩。因此，该组件150的形状畸变发生，导致该组件150的轻微弯曲。通常这种弯曲可以发生在向上或向下的方向上。对于在图1b中描绘的示例性情况，以夸大的方式示出了向下弯曲。例如，当把呈现比较高CTE的金属载体施加到半导体管芯时，可以观察到这种类型的形状畸变。

本发明的实施例为垂直功率半导体器件提供了压缩应力，其中该垂直功率半导体芯片包括等于或小于40μm的高度。本发明的实施例为垂直功率器件提供了压缩应力，其中该连接层的高度等于或大于该垂直半导体功率芯片的高度。

图2以横截面视图图示了封装的电部件200的实施例，该封装的电部件200包括被配置成改善电器件性能的热机械应力。该封装的部件200包括半导体芯片210、载体260和连接该芯片210与该载体260的连接层250。该半导体芯片210包括半导体衬底220、设置在该半导体衬底220的第一(上部)主表面222上的端子层230以及设置在该衬底220的第二(下部)主表面224之下的背面金属化(BSM)层240。