[发明专利]半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法。根据本发明的半导体器件包括：n+型碳化硅衬底；设置在该n+型碳化硅衬底的第一表面上的第一p型柱状区和n‑型外延层；依次设置在n‑型外延层上的p型外延层和n+区；贯穿n+区和p型外延层且设置在n‑型外延层上的沟槽；设置在该沟槽内的栅极绝缘膜；设置在该栅极绝缘膜上的栅极；设置在该栅极上的氧化膜；设置在该p型外延层、n+区和氧化膜上的源极；以及位于n+型碳化硅衬底的第二表面上的漏极，其中第一p型柱状区设置在n‑型外延层内，并且第一P型柱状区设置在沟槽的下方且与沟槽间隔开。

技术领域

本发明涉及包括碳化硅(SiC)的半导体器件及其制造方法。

背景技术

随着近来大尺寸、大容量应用装置的趋势，具有高击穿电压、高电流容量和高速开关特性的电力半导体器件已成为必要。

因此，取代使用硅的常规MOSFET(金属氧化物半导体场效应晶体管)，对使用碳化硅(SiC)的MOSFET正在进行众多研究和开发。特别是，存在众多垂直沟槽MOSFET的开发。

对于垂直沟槽MOSFET，由于电场集中在栅极底部的电场集中效应导致发生可损坏氧化膜的击穿。这将引起过早击穿，其表现出比MOSFET原料的固有阈值电压所引起的击穿电压低得多的击穿电压。

在本背景技术部分中公开的上述信息仅为了增强对本发明构思的背景的理解，因此其可包含不构成现有技术的信息。

发明内容

本发明力图提高使用沟槽栅极的碳化硅MOSFET的击穿电压。

本发明的一方面涉及一种半导体器件，包括：n+型碳化硅衬底；设置在该n+型碳化硅衬底的第一表面上的第一p型柱状区和n-型外延层；依次设置在n-型外延层上的p型外延层和n+区；贯穿n+区和p型外延层且设置在n-型外延层上的沟槽；设置在该沟槽内的栅极绝缘膜；设置在该栅极绝缘膜上的栅极；设置在该栅极上的氧化膜；设置在该p型外延层、n+区和氧化膜上的源极；以及位于n+型碳化硅衬底的第二表面上的漏极，其中第一p型柱状区设置在n-型外延层内，并且第一P型柱状区设置在沟槽的下方且与沟槽间隔开。

该第一p型柱状区可设置在与沟槽的两个角之间的部分相对应的区域内。

根据本发明的半导体器件还可包括第二p型柱状区，其设置在n+型碳化硅衬底的第一表面上，且与第一p型柱状区间隔开。

该第二p型柱状区可与沟槽间隔开，且设置在该n-型外延层内。

第一p型柱状区和第二p型柱状区可分别设置在与沟槽的两个角相对应的区域内。

第一p型柱状区和第二p型柱状区可具有相同的宽度和长度。

本发明的另一方面包括一种半导体器件的制造方法，该方法包括：在n+型碳化硅衬底的第一表面上形成缓冲层图案，以露出该n+型碳化硅衬底的第一表面的一部分；通过在该n+型碳化硅衬底的第一表面的露出部分上的第一外延生长，形成第一p型柱状区；除去该缓冲层图案，然后通过在该第一p型柱状区和该n+型碳化硅衬底的第一表面上的第二外延生长，形成n-型外延层；通过在该n-型外延层上的第三外延生长，形成p型外延层；通过在该p型外延层上的第四外延生长，形成n+区；以及通过贯穿该n+区和该p型外延层并蚀刻该n-型外延层，形成沟槽，其中第一p型柱状区形成在沟槽的下方，并与沟槽间隔开。

该第一p型柱状区可设置在与沟槽的两个角之间的部分相对应的区域内。

形成第一p型柱状区的处理还可包括在n+型碳化硅衬底的第一表面上形成第二p型柱状区，该第二p型柱状区与该第一p型柱状区间隔开，且位于该n-型外延层内。

第一p型柱状区和第二p型柱状区可具有相同的宽度和长度，并且第一p型柱状区和第二p型柱状区可分别形成在与沟槽的两个角相对应的区域内。