[发明专利]半导体器件的形成方法

说明书

一种半导体器件的形成方法，包括：提供衬底，并在所述衬底上形成若干栅极结构；在所述栅极结构两侧的衬底中形成沟槽；在所述栅极结构两侧的沟槽中填充用于形成源区或漏区的应力层，所述应力层凸出所述衬底；对所述应力层进行脉冲刻蚀，使所述应力层与所述衬底相互齐平。本发明的技术方案具有以下优点：在形成应力层后，通过对所述应力层进行脉冲刻蚀，使半导体器件中的应力层的过量填充的部分能够尽量被去除；所述脉冲刻蚀能够调节对同一晶圆上不同尺寸的应力层的刻蚀量，从而使高出衬底表面不同高度的应力层被刻蚀的量不同，进而使这些应力层的高度尽量都与衬底表面相互齐平。

技术领域

本发明涉及半导体制造领域。具体涉及一种半导体器件的形成方法。

背景技术

现有的CMOS器件制造中，通常在源漏区的制造中采用应变硅技术，这种技术可以通过物理方法拉伸或是压缩源区或者漏区中的硅的晶格，从而对沟道区提供应力作用，进而提升CMOS器件中沟槽载流子迁移率，进而达到提高CMOS器件电学性能的目的。

在现有的形成CMOS器件的过程中，往往先在衬底上形成栅极结构，然后在栅极结构两侧的衬底中形成沟槽，然后在沟槽中填充应力层，所述应力层在经过掺杂等处理后形成源区或者漏区。但是，现有制作所述源区或者漏区的方法可能会使应力层发生过量填充（over-fill）的现象，也就是说，在所述的沟槽中形成应力层后，应力层的表面高出衬底表面。

一方面，这种现象会导致衬底表面变得不平整进而妨碍到后续的制造步骤的进行，另一方面，过量填充现象还可能会影响到应力层中的应力分布，导致应力层本应产生的应力减弱甚至消失，进而影响整个CMOS器件的性能。

为了克服上述问题，现有的技术趋向于通过刻蚀的方式去除形成的应力层高出衬底的部分，也就是过量填充的部分。

但是，由于在同一片晶圆（wafer）上不同的CMOS器件之间的尺寸可能不同，相应的，这些不同尺寸的CMOS器件中的沟槽的距离或者节距（pitch）也不同。在发生所述的过量填充（over-fill）现象时，在这些不同尺寸的沟槽中形成的应力层高出衬底的表面的高度也可能不同，也就是说，现有技术在克服所述过量填充现象的时候，对于同一片晶圆上的不同尺寸的CMOS器件，要刻蚀掉的应力层的厚度可能不一样，进而导致刻蚀过程难以控制。

所以，以现有的方式对发生了过量填充的应力层的超出衬底的部分进行刻蚀，很容易造成刻蚀后这些不同储存的CMOS器件的应力层相对于衬底表面的高度仍旧不一样，例如，晶圆上一部分CMOS器件的应力层已经被刻蚀至理想的高度，也就是基本与衬底表面齐平，而晶圆另一区域中的其它尺寸的CMOS器件中的应力层可能因刻蚀程度不够而仍旧高出衬底，或者是相反的受到过多的刻蚀而低于衬底表面。

因此，如何控制对应力层的刻蚀，以尽量去除应力层上的过量填充的部分，使经过刻蚀后的原本高出衬底程度不同的应力层均能够与衬底基本齐平，也就是经过刻蚀后的不同尺寸的应力层相对于衬底表面的高度趋于一致，成为本领域技术人员亟待解决的技术问题。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，使得同一晶圆上不同区域、不同尺寸的半导体器件中形成的应力层相对于衬底的高度基本相同。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：

提供衬底，并在所述衬底上形成若干栅极结构；

在所述栅极结构两侧的衬底中形成沟槽；

在所述栅极结构两侧的沟槽中填充用于形成源区或漏区的应力层，所述应力层凸出所述衬底；

对所述应力层进行离子掺杂以形成源区以及漏区；

对所述源区以及漏区进行脉冲刻蚀，使所述源区以及漏区与所述衬底相互齐平。

可选的，在衬底中形成若干沟槽的步骤中，使所述沟槽呈∑型；