[发明专利]低时钟能量双边沿触发的触发器电路

说明书

技术领域

本发明涉及电路，并且，更具体地，涉及触发器电路。

背景技术

使用在高性能数字系统中的诸如微处理器和图形处理器的常规设备可能基于处理工作量而具有变化的电流需求。功率损耗是常规集成电路中的重要问题。常规数字集成电路中消散的大部分功率消耗在时钟网络中。由触发器由于数据跃迁而消耗的能量的量很小，因为活动因数相当低，即触发器的数据输入切换的时间部分，典型地约5-10%。相反，当确定常规集成电路中的锁存器和触发器所消耗的能量时，时钟输入负载和时钟能量是日益重要的要考虑的度量。将时钟开关电容降低给定的量与将数据开关电容降低相同量相比产生10倍的节能。

因此，存在对降低电路的时钟输入负载和/或解决与现有技术相关联的其他问题的需要。

发明内容

提供触发器电路和用于操作触发器电路的方法。操作触发器电路的方法包括当时钟信号确立时将触发器电路的子电路耦连到接地并将子电路从电源解耦。子电路生成触发信号，其包括第一对信号和第二对信号。当时钟信号确立时第一对信号被评估、第二对信号的电平被维持，并且当时钟信号确立时输出信号基于触发信号跃迁以等于输入信号。

操作触发器电路的另一方法包括当输入信号为高、输出信号为低、并且时钟信号取非时生成第一设置信号；当输入信号为高、输出信号为低、并且时钟信号确立时生成第二设置信号；当输入信号为低、输出信号为高、并且时钟信号取非时生成第一重置信号；以及当输入信号为低、输出信号为高、并且时钟信号确立时生成第二重置信号。当存在第一设置信号和第二设置信号确立、或第一重置信号和第二重置信号确立两种情况之一时，触发器电路的输出信号跃迁以等于输入信号。

双边沿触发的触发器电路包括第一触发子电路、第二触发子电路以及锁存器子电路。第一触发子电路耦连到第一时钟使能的晶体管，该第一时钟使能的晶体管当时钟信号取非时将第一触发子电路耦连到电源并当时钟信号确立时将第一触发子电路从电源解耦。第二触发子电路耦连到第二时钟使能的晶体管，该第二时钟使能的晶体管当时钟信号确立时将第二触发子电路耦连到接地并当时钟信号取非时将第二触发子电路从接地解耦。第一触发子电路生成触发信号的第一触发信号并且第二触发子电路生成触发信号的第二触发信号。锁存器子电路接收触发信号并基于触发信号使输出跃迁以等于输入。

另一双边沿触发的触发器电路包括锁存器子电路、第一触发子电路、第二触发子电路、第三触发子电路以及第四触发子电路。锁存器子电路配置为接收包括第一设置信号、第二设置信号、第一重置信号以及第二重置信号的触发信号并基于触发信号使输出跃迁以等于输入。第一触发子电路当输入为高、输出为低、并且时钟信号取非时生成第一设置信号。第二触发子电路当输入为高、输出为低、并且时钟信号确立时生成第二设置信号。第三触发子电路当输入为低、输出为高、并且时钟信号取非时生成第一重置信号。第四触发子电路当输入为低、输出为高、并且时钟信号确立时生成第二重置信号。

附图说明

图1A示出根据一个实施例的双边沿触发的触发器电路；

图1B示出根据一个实施例的、用于操作图1A的双边沿触发的触发器电路的方法的流程图；

图2A示出根据一个实施例的、图1A中示出的S0子电路；

图2B示出根据一个实施例的、图1A中示出的S1子电路；

图2C示出根据一个实施例的、图1A中示出的R0子电路；

图2D示出根据一个实施例的、图1A中示出的R1子电路；

图3示出根据一个实施例的、图1A中示出的RS子电路；

图4A示出根据一个实施例的、用于图2A中示出的S0子电路的状态表；

图4B示出根据一个实施例的、用于图2B中示出的S1子电路的状态表；

图4C示出根据一个实施例的、用于图2C中示出的R0子电路的状态表；

图4D示出根据一个实施例的、用于图2D中示出的R1子电路的状态表；

图4E示出根据一个实施例的、用于图1A中示出的双边沿触发的触发器电路的时序图；

图5是根据一个实施例的、示出包括图1A中示出的触发器电路的处理器/芯片的框图；以及

图6示出其中可实现各先前实施例的各种架构和/或功能性的例示性系统。

具体实施方式