[发明专利]金属氧化物半导体器件和制作方法

说明书

技术领域

本公开总体上涉及一种金属氧化物半导体场效应晶体管（MOSFET）。更具体地，涉及增加横向扩散金属氧化物半导体（LDMOS）的击穿电压的制作方法和器件构造。

背景技术

硅半导体工艺已开发出用于制造集成电路的复杂的操作。随着制造工艺技术继续提升，集成电路的核心以及输入/输出（I/O）工作电压逐渐减小。然而，辅助设备的工作电压几乎没有变化。所述辅助设备包括接口连接至集成电路的装置。例如，该辅助设备可以是打印机、扫描仪、光盘驱动器、磁带驱动器、麦克风、扬声器或者摄像机等。

集成电路可包括有源和无源元件（诸如晶体管、电阻器、电容器以及电感器）的互连阵列，它们利用一系列兼容的工艺集成或者堆积在衬底上。辅助设备可以在比包括在集成电路内的晶体管的击穿电压高的电压下工作。随着施加在晶体管上的工作电压的增加，该晶体管最终会被击穿而导致无法控制的电流增加。电击穿的不利影响的实例可包括（用于提供一些实例的）击穿现象、雪崩式击穿、以及栅极氧化层击穿。此外，长时间工作在击穿电压以上会显著的降低晶体管的寿命。

发明内容

本公开提供了一种半导体器件，包括：第一阱，嵌入在半导体衬底中；第二阱，嵌入在所述半导体衬底中；栅极结构，在所述第一阱和所述第二阱之上；以及凸起型漏极结构，在所述第二阱之上并与所述第二阱接触并且与所述栅极结构分开，所述凸起型漏极结构包括在所述第二阱的表面之上的漏极连接点。

上述半导体器件还包括凸起型源极结构，在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构包括在所述第一阱的表面之上的源极连接点。

在上述半导体器件中，所述第一阱包括至少部分被设置在所述凸起型源极结构和所述栅极结构下方的轻掺杂区域。

在上述半导体器件中，所述第一阱被注入有具有第一导电型的材料；以及其中，所述第二阱被注入有具有第二导电型的材料。

在上述半导体器件中，所述第一导电型是p型，以及所述第二导电型是n型。

在上述半导体器件中，所述凸起型源极结构包括相对于所述轻掺杂区域且在所述轻掺杂区域顶部上的第一高掺杂区域。

在上述半导体器件中，所述凸起型漏极结构包括在所述第二阱顶部上的第二高掺杂区域，并且所述第二高掺杂区域比所述轻掺杂区域被更高地掺杂。

在上述半导体器件中，所述第一高掺杂区域、所述第二高掺杂区域或者两者具有60nm与100nm之间的厚度。

本公开还提供了一种半导体器件，包括：第一阱，具有第一阱上表面；第二阱，具有第二阱上表面；栅极结构，被设置在所述第一阱上表面和所述第二阱上表面上；以及凸起型源极结构，被设置在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构具有在至少一个位置比所述第一阱上表面更高的源极上表面。

上述半导体器件还包括凸起型漏极结构，被设置在所述第二阱之上并与所述第二阱接触，并且具有在至少一个位置比所述第二阱上表面更高的漏极上表面。

在上述半导体器件中，所述栅极结构具有比所述源极上表面和所述漏极上表面更高的栅极上表面。

在上述半导体器件中，所述第二阱包括彼此分开的第一浅沟槽绝缘（STI）区域和第二STI区域。

在上述半导体器件中，凸起型漏极位于所述第一STI区域和所述第二STI区域之间。

在上述半导体器件中，所述第一阱包括部分在所述栅极结构以下且具有低于所述源极上表面的掺杂上表面的轻掺杂区域。

在上述半导体器件中，所述凸起型源极结构和所述凸起型漏极结构分别包括具有60nm与100nm之间的厚度的外延层。

在上述半导体器件中，所述凸起型源极结构和所述凸起型漏极结构分别包括被设置在所述外延层上的硅化物层。

本公开提供了一种用于制作半导体器件的方法，包括：将第一阱嵌入到半导体衬底中；将第二阱嵌入到半导体衬底中；制作部分在所述第一阱和部分在所述第二阱上的栅极结构；以及制作以下中的至少一个：凸起型源极结构，在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构在所述第一阱的表面之上包括源极连接点；以及凸起型漏极结构，在所述第二阱之上并与所述第二阱接触并且与所述栅极结构分开，所述凸起型漏极结构包括在所述第二阱的表面之上的漏极连接点。

在上述方法中，制作所述凸起型源极结构、所述凸起型漏极结构或两者包括制作外延层。

上述方法还包括：在所述外延层上制作硅化物层。