[发明专利]一种现场可编程逻辑阵列及串行数据接收转换方法

说明书

技术领域

本发明涉及数据采集技术领域，尤其涉及一种现场可编程逻辑阵列及串行数据接收转换方法。

背景技术

在医疗超声成像系统中，模数转换器ADC芯片使用少量引脚对采集的回波信号进行串行输出，从而实现对常用128路回波信号的高速采样。FPGA（Field－Programmable Gate Array，现场可编程逻辑阵列）利用系统时钟源对ADC芯片输出的串行数据进行串行/并行转换（串并转换）。

目前，高端FPGA使用其内部的PDA（dynamic phase alignment，动态相位调整）电路实现前述串并转换，而低端FPGA通过以下方式实现串并转换：如图1所示，若干ADC芯片101共用FPGA中的一个PLL（Phase Locked Loop，锁相回路）102，PLL102为每片ADC芯片101输出的串行数据data提供一路锁存时钟信号clock。通过分别调整每路PLL102输出时钟clock相位，使得由于PCB走线、FPGA IO引脚延迟差异所引起的系统时钟源与数据通道之间的时间偏移得到补偿，进而使得接收锁存时钟沿100对准接收数据窗口200中心，如图2所示。

然而现有技术中的这种相位调整过程是在设计阶段完成的，在系统工作过程并不进行相位调整，所以现有技术不能在充分使用FPGA的PLL资源的同时做到动态补偿锁存时钟clock-1～clock-n与数据data-1～data-n通道之间的时间偏移。

发明内容

有鉴于此，本发明提供了一种现场可编程逻辑阵列及串行数据接收转换方法，以解决现有技术不能在充分使用现场可编程逻辑阵列的锁相回路资源的同时做到动态补偿锁存时钟与数据通道之间的时间偏移的问题。

为了实现上述目的，现提出的方案如下：

一种现场可编程逻辑阵列，与系统时钟源、N个模数转换器芯片相连，包括：

锁相回路、N个串并转换单元及控制单元；其中，所述锁相回路分别与所述系统时钟源、N个串并转换单元及控制单元相连，所述N个串并转换单元分别与所述N个模数转换器芯片对应相连，所述控制单元分别与所述N个模数转换器芯片及N个串并转换单元相连；

所述控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及相位调整信号，并生成与所述位同步训练序列相同的位序列；

所述锁相回路，接收所述系统时钟源输出的输入时钟信号，并根据所述相位调整信号，对其某一路输出时钟相位进行单步增加或减少；

所述N个串并转换单元，分别根据所述位同步训练序列及输出时钟相位，生成并输出位调整状态下的并行数据至所述控制单元；

所述控制单元还用于根据所述位调整状态下的并行数据及位序列实现对所述锁相回路输出的N个输出时钟相位的位调整；然后生成并输出使所述N个模数转换器芯片输出字同步训练序列的第一控制信号，以及使所述N个串并转换单元逐一位移的使能信号，并生成与所述字同步训练序列相同的字序列，根据所述字序列与字调整状态下的并行数据实现对所述N个串并转换单元输出的并行数据的字调整；再输出使所述N个模数转换器芯片输出正常信号的第一控制信号；

所述N个串并转换单元还用于根据所述N个模数转换器芯片输出的正常信号及所述锁相回路输出的调整后的输出时钟相位，生成并输出正常工作状态下的并行数据。

优选的，所述控制单元包括：

同步检测单元、工作时序控制单元和回路相位控制单元；其中，所述回路相位控制单元分别与所述工作时序控制单元及锁相回路相连，所述同步检测单元分别与所述工作时序控制单元及N个串并转换单元相连，所述工作时序控制单元与所述N个模数转换器芯片及N个串并转换单元相连；

所述工作时序控制单元，用于接收外部输入的复位信号，生成并输出使所述N个模数转换器芯片输出位同步训练序列的第一控制信号，以及第二控制信号，生成并输出与所述位同步训练序列相同的位序列；

所述回路相位控制单元，根据所述第二控制信号，生成并输出所述相位调整信号；

所述同步检测单元，对所述位调整状态下的并行数据及位序列进行比较，并输出位调整状态下的比较结果；