[发明专利]强化时钟管理的复杂可编程逻辑器件

说明书

技术领域

本发明涉及可编辑逻辑器件技术领域，特别涉及一种强化时钟管理的复杂可编程逻辑器件。

背景技术

可编程逻辑器件是指一切可通过软件手段配置、更改器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。常用的可编程逻辑器件主要有简单的逻辑阵列（PAL/GAL）、复杂可编程逻辑器件（CPLD）和现场可编程逻辑阵列（FPGA）等3大类。

参照图1，CPLD的结构主要是由可编程的逻辑单元围绕中心的可编程互连矩阵单元（即图中的“布线池、布线矩阵”）组成。其中，所述逻辑单元具有多个逻辑宏单元（Macro Cell），逻辑宏单元结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑单元的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

由于CPLD提供的时钟管理过于简单，若想实现其他功能，则必须搭配一个锁相环（PLL）才可实现时钟偏移、调整时间延迟、进行频率综合等功能，但由于CPLD只有一个时钟输入端，其内部各个逻辑单元的时钟信号的时钟频率及相位与从时钟输入端输入的时钟信号的时钟频率及相位一致，而若想通过CPLD实现多个不同时钟频率及相位的电路，则需要使用与电路数量相同的CPLD，每个CPLD中只能使用了一个逻辑单元，CPLD利用率过低，导致使用成本大幅增加。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：如何提高CPLD的利用率，降低使用成本。

（二）技术方案

为解决上述技术问题，本发明提供了一种强化时钟管理的复杂可编程逻辑器件，所述复杂可编程逻辑器件内部集成有锁相环，所述锁相环产生n路时钟信号，并通过所述锁相环的n个输出端将所述n路时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元，所述n为不小于2的整数，所述n路时钟信号的时间同步、且锁定在不同的频率或相位。

其中，所述复杂可编程逻辑器件设有n个外部时钟输出端，所述n个外部时钟输出端与所述锁相环的n个输出端一一对应连接。

其中，所述锁相环的1个输出端与所述锁相环的时钟返回端连接。

其中，所述复杂可编程逻辑器件还包括：第一数据选择器，所述第一数据选择器的输出端与所述锁相环的时钟返回端连接，所述锁相环的n个输出端与所述第一数据选择器的n个输入端一一对应连接。

其中，所述复杂可编程逻辑器件还包括：m个外部时钟输入端和第二数据选择器，所述外部时钟输入端与所述第二数据选择器的m个输入端一一对应连接，所述第二数据选择器的输出端与所述锁相环的时钟输入端连接，所述m为不小于1的整数。

其中，所述复杂可编程逻辑器件设有外部时钟返回端，所述外部时钟返回端与所述第一数据选择器剩余输入端中的1个输入端连接。

其中，所述复杂可编程逻辑器件还包括：n条相位选择支路，每个外部时钟输出端和所述锁相环的每个输出端之间均通过1条相位选择支路连接。

其中，每个外部时钟输入端与所述n条相位选择支路分别连接。

其中，每条相位选择支路均包括：第三数据选择器和缓冲器。

其中，每条相位选择支路还包括：二选一相位选择器。

（三）有益效果

本发明通过将锁相环集成于CPLD中，可为CPLD中的逻辑单元提供不同的时钟信号，提高了CPLD的利用率，降低了使用成本，还使得CPLD具有了倍频、分频、相向调整等功能，扩大了CPLD的应用领域。

附图说明

图1是现有技术中复杂可编程逻辑器件的内部逻辑框图；

图2是本发明一种实施方式的复杂可编程逻辑器件的电路原理图；

图3是本发明另一种实施方式的复杂可编程逻辑器件的电路原理图

图4是图2所示的复杂可编程逻辑器件中锁相环的电路原理图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。