[发明专利]强化时钟管理的复杂可编程逻辑器件

权利要求书

1.一种强化时钟管理的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件内部集成有锁相环，所述锁相环产生n路时钟信号，并通过所述锁相环的n个输出端将所述n路时钟信号传输至所述复杂可编程逻辑器件中的各个逻辑单元，所述n为不小于2的整数，所述n路时钟信号的时间同步、且锁定在不同的频率或相位。

2.如权利要求1所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件设有n个外部时钟输出端，所述n个外部时钟输出端与所述锁相环的n个输出端一一对应连接。

3.如权利要求2所述的复杂可编程逻辑器件，其特征在于，所述锁相环的1个输出端与所述锁相环的时钟返回端连接。

4.如权利要求2所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件还包括：第一数据选择器，所述第一数据选择器的输出端与所述锁相环的时钟返回端连接，所述锁相环的n个输出端与所述第一数据选择器的n个输入端一一对应连接。

5.如权利要求4所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件还包括：m个外部时钟输入端和第二数据选择器，所述外部时钟输入端与所述第二数据选择器的m个输入端一一对应连接，所述第二数据选择器的输出端与所述锁相环的时钟输入端连接，所述m为不小于1的整数。

6.如权利要求5所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件设有外部时钟返回端，所述外部时钟返回端与所述第一数据选择器剩余输入端中的1个输入端连接。

7.如权利要求2所述的复杂可编程逻辑器件，其特征在于，所述复杂可编程逻辑器件还包括：n条相位选择支路，每个外部时钟输出端和所述锁相环的每个输出端之间均通过1条相位选择支路连接。

8.如权利要求7所述的复杂可编程逻辑器件，其特征在于，每个外部时钟输入端与所述n条相位选择支路分别连接。

9.如权利要求7所述的复杂可编程逻辑器件，其特征在于，每条相位选择支路均包括：第三数据选择器和缓冲器。

10.如权利要求9所述的复杂可编程逻辑器件，其特征在于，每条相位选择支路还包括：二选一相位选择器。