[发明专利]一种测试方法和测试结构

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种测试方法和测试结构。

背景技术

在半导体技术领域中，在28nm及以下技术节点的应用中，由于远紫外（EUV）光刻技术在批量生产中被搁置，双重图形技术（double patterning，DP）成为保持28nm及以下工艺节点技术进程的最被认可的图形化解决方案。双重图形技术（DP）是通过两个独立的曝光步骤来对同一膜层进行图案化，可以获得更小的图案间距。图1A至图1D示意了一种典型的双重图形技术方案，其中，图1A为拟实现的图案，图1B示意了将拟实现的图案分成两组的情况，图1C示意了通过第一次曝光实现的第一组图案，图1D示意了通过第二次曝光实现第二组图案，第一组图案和第二组图案共同构成了拟实现的图案。

交叠（overlay），一般是指一个图案形成于在晶圆上已经存在的另一个图案之上，它会影响到图案（尤其后形成的图案）位置的准确度。在传统的单次曝光光刻工艺中，交叠（overlay）错误发生在不同膜层的图案之间。通过定义层间交互关系的设计规则（例如：金属延伸到过孔的规则），可以保证交叠错误这一问题不是十分严重，并能减少对交叠控制的需求。据悉，国际半导体技术蓝图（ITRS）估计的在单次曝光光刻技术中交叠的预算为最小特征尺寸的20%。

由于双重图形技术中包括两个独立的曝光过程，交叠错误（overlay error）也可以发生在同一个膜层的图案之间。这样的交叠错误将会被有效地传递到关键尺寸（CD）变量，而关键尺寸（CD）变量会改变器件和布线的电学特性。在这种情况下，通过设计规则无法减轻这一变量问题，因为关键尺寸的预算已经非常小（国际半导体技术蓝图（ITRS）估计的预算为最小特征尺寸的7%）。如何满足对交叠控制的需求，被视为应用双重图形技术的重大挑战之一。

由于设计规则（DR）缩减（shrink），对连续的晶圆级特征（features）和单一水平的独立特征的对准（例如：交叠和间距）的准确度的要求不断增长。为满足这些要求，需要对交叠（overlay）和间距（spacing）进行监测和控制。现有技术中存在着各种用于对不同图案之间是否存在交叠进行检测的电学测试结构和方法，其中，电阻和范德堡桥（Resistive and van der Pauw bridges）是一种常用的方法。在该方法中，为测试图案是否对准，需要形成桥（bridge）的元素。桥的结构被设计成当图案间精确对准时，测试的结果为空（null）。例如：当被比较的特征（指图案）上具有相等的电压时，即为图案间精确对准，不存在overlay的问题。然而，在这一方法中，特征（图案）上的待测的电压常常比较小，尤其当特征本身的电阻比较小的情况。由于特征上的用于检测特征的微小的误对准（misalignment）的电压通常比较小，因此，往往需要特别的设备（例如对电压敏感度高的设备）和技术来实现对电压的测量。此外，为了从测得的电压中获取特征（图案）误对准的数值，还需要大量的测试结构、测试程序和运算法则。

由此可见，现有技术中的对图案是否存在交叠或间距是否发生变化进行测试的方法，其方案往往比较复杂，而且在被测电压较小时将难以保证测试结果的准确性。因此，为了解决上述问题，本发明提出一种新的测试方法和测试结构。

发明内容

针对现有技术的不足，本发明提供一种新的测试方法和测试结构，用于测试进行图形化的工艺是否发生偏移，即测试图案是否存在交叠或间距是否发生变化。

本发明实施例一提供一种测试方法，所述方法包括：

步骤S101：利用第一掩膜和第二掩膜对导电膜层进行图形化以形成功能图案与测试结构，所述测试结构包括与所述第一掩膜相对应的第一导线以及与所述第二掩膜相对应且分别位于所述第一导线两侧的第二导线和第三导线，其中，所述第一导线与所述第二导线之间形成第一电容，所述第一导线与所述第三导线之间形成第二电容，并且，所述第一电容的设计值与所述第二电容的设计值相同；

步骤S102：测量所述第一电容的实际值C1与所述第二电容的实际值C2；

步骤S103：比较所述第一电容的实际值C1与所述第二电容的实际值C2是否相同，并根据比较的结果对所述进行图形化的工艺是否发生偏移进行判断。

其中，在所述步骤S101中，所述导电膜层为同一导电膜层，所述第一掩膜和第二掩膜为双重图形技术中对同一导电膜层进行图形化时所采用的两个掩膜；或者，所述导电膜层包括上下两层不同的导电膜层，所述第一掩膜和第二掩膜分别为用于对下层导电膜层和上层导电膜层进行图形化的两个掩膜。