[发明专利]半导体封装件的制法

说明书

技术领域

本发明涉及一种半导体封装件的制法，尤指一种具中介板的半导体封装件的制法。

背景技术

现行的覆晶技术因具有缩小芯片封装面积及缩短讯号传输路径等优点，目前已经广泛应用于芯片封装领域，例如：芯片尺寸构装（Chip Scale Package，CSP）、芯片直接贴附封装（Direct Chip Attached，DCA）以及多芯片模块封装（Multi-Chip Module，MCM）等型态的封装模块，其均可利用覆晶技术而达到封装的目的。

于覆晶封装制程中，因芯片与封装基板的热膨胀系数的差异甚大，故芯片外围的凸块无法与封装基板上对应的接点形成良好的接合，使得凸块容易自封装基板上剥离。另一方面，随着集成电路的积集度的增加，因芯片与封装基板之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，其结果将导致芯片与封装基板之间的电性连接的可靠度(reliability)下降，并造成信赖性测试的失败。

为了解决上述问题，遂发展出以半导体基材作为中介结构的制程，其通过于一封装基板与一半导体芯片之间增设一硅中介板（silicon interposer），因为该硅中介板与该半导体芯片的材质接近，故可有效避免热膨胀系数不匹配所产生的问题。

请参阅图1，其为现有具硅中介板的堆栈封装结构的剖视图。如图所示，现有的封装结构除了能避免前述问题外，相较于直接将半导体芯片接置于封装基板的情况，现有的封装结构也可使封装结构的版面面积更加缩小。

举例来说，一般封装基板最小的线宽/线距只可做到12/12微米，而当半导体芯片的输入输出（I/O）数增加时，由于线宽/线距已无法再缩小，故须加大封装基板的面积以提高布线数量，以便于接置高输入输出（I/O）数的半导体芯片；相对地，由于图1的封装结构通过将半导体芯片11接置于一具有硅贯孔（through silicon via，TSV）的硅中介板12上，以该硅中介板12做为一转接板，进而将半导体芯片11电性连接至封装基板13上，而硅中介板12可利用半导体制程做出3/3微米或以下的线宽/线距，故当半导体芯片11的输入输出（I/O）数增加时，该硅中介板12的面积已足够连接高输入输出（I/O）数的半导体芯片11。此外，因为该硅中介板12具有细线宽/线距的特性，其电性传输距离较短，所以连接于该硅中介板12的半导体芯片11的电性传输速度(效率)也较将半导体芯片直接接置封装基板的速度(效率)来得快。

然而，现有的封装结构容易因硅中介板翘曲而造成焊料桥接（solder bridge）（如图1所示）或不沾焊料（non-wetting）（未图标）的现象发生，焊料桥接的现象会造成产品短路，不沾焊料的现象会造成产品断路或是电性品质不佳的问题，进而造成产品可靠度不佳。

因此，如何避免上述现有技术中的种种问题，实为目前业界所急需解决的课题。

发明内容

有鉴于上述现有技术的缺失，本发明的目的为提供一种半导体封装件的制法，能增进接合品质。

本发明的半导体封装件的制法包括：提供一承载件，其上设置有至少一具有相对的第一表面与第二表面的半导体芯片，且该半导体芯片以其第一表面接置于该承载件上，且该第二表面上接置有多个第一导电组件；将一具有相对的第三表面与第四表面的中介板以其第三表面接置于该等第一导电组件上，该中介板具有多个嵌埋其中且电性连接该第三表面的导电柱；于该承载件上形成包覆该半导体芯片与中介板的封装层，令该封装层具有面向该承载件的底面与其相对的顶面；从该中介板的第四表面移除部分厚度的该中介板与封装层，以外露该导电柱的一端于该第四表面；以及移除该承载件。

于前述的制法中，于移除部分厚度的该中介板与封装层之后，还包括于该中介板的第四表面与该封装层的顶面上形成电性连接该导电柱的线路重布层，并还包括于该线路重布层上形成多个第二导电组件。

依上所述的半导体封装件的制法，于移除部分厚度的该中介板与封装层之后，还包括进行切单步骤，又该封装层为封装胶体或干膜，且移除部分厚度的该中介板与封装层的方式以研磨为之。

于本发明的制法中，该第一导电组件与第二导电组件为焊球，且该承载件为胶带。

所述的制法中，该第三表面还包括连接该导电柱的线路层，且该半导体芯片为已知良品晶粒。