[发明专利]基于FPGA的仿效ADC的方法及装置

说明书

技术领域

本发明属于图像和音频处理、测量技术领域，尤其涉及一种基于FPGA的仿效ADC的方法及装置。

背景技术

ADC作为模拟信号到数字信号的转换桥梁，在图像和音频处理、测量等领域有着非常重要的作用，ADC的设计和建模成为了近年来的研究热点。

现行的ADC建模方法多数是基于MATLAB/Simulink平台的行为级建模，此外，还有使用Verilog-A进行行为级建模，以及采用运放宏模型代替ADC中晶体管级的放大电路进行建模。这些建模方法的主要目的是提高仿真效率，得出的参数可以有效地指导实际电路的设计，但这些方法存在和真实系统相连困难，难以仿真实际时序等缺点。

由于高精度ADC开发板的设计难度大，往往会滞后于数字处理或控制板的开发进度，从而延长了整个系统设计的开发及联合调试时间。

发明内容

本发明的目的在于提供一种基于FPGA的仿效ADC的方法及装置，旨在解决现有仿效ADC的方法与真实系统连接困难、难以仿真实际时序的问题。

本发明是这样实现的，由于在含有ADC芯片的系统设计中，ADC的数字输出端直接与数字处理或控制电路相连，因此，ADC的数字输出端的信号及其时序和数字处理或控制电路有直接关系。所以，直接针对ADC的数字输出端，产生ADC的数字输出端的信号及其时序，就可以完成对数字处理或者控制电路的前级ADC的仿效。基于以上思路，本发明提出一种基于FPGA的仿效ADC的方法，包括以下具体步骤：基于FPGA，采用VHDL硬件描述语言编写RTL级代码进行模块化设计，对ADC的部分功能进行仿效，所述ADC的部分功能包括：通过串行外设接口(SPI接口)对ADC的配置寄存器进行读写操作，通过配置寄存器的值对ADC的测试模式及参数进行调整，ADC的数字输出端的输出信号具有特定时序。

优选地，所述测试模式及参数包括：固定数模式及其对应参数，水平渐变数模式及其对应参数，垂直渐变数模式及其对应参数，条纹数模式及其对应参数。

优选地，所述固定数模式为：ADC固定输出n位全0至n位全1之间的任何一个数值，其中，n为ADC的转换精度；所述固定数模式的对应参数为ADC固定输出的数值。

优选地，所述水平渐变数模式为：ADC循环输出1行数据，1行数据分为若干组，每组中的数据相同，这些组按照组中数据的大小由小到大排列；所述水平渐变数模式的对应参数为：1行的数据个数和第1组的数据大小，每组包含的数据个数，以及相邻两组数据大小之差。

优选地，所述垂直渐变模式为：ADC循环输出1页数据，1页数据横向分为若干组，每组数据分为若干行，每组中的数据相同，这些组按照组中数据的大小由小到大排列；所述垂直渐变模式的对应参数为：每组包含的行数，1行的数据个数，每组数据的大小，第1组的数据大小，以及相邻两组数据大小之差。

优选地，所述条纹数模式及对应参数为：ADC循环输出1行数据，1行数据分为若干组，1行中有大小不同的2种数据，每组含1种数据，相邻两组数据不同，这些组交替排列；所述条纹数模式的对应参数为：1行的数据个数和2种数据的大小，每组包含的数据个数。

优选地，所述ADC的数字输出端的输出信号所具有特定时序：

输出模数转换后的数据或者测试模式输出的数据相对于采样时钟有固定延迟；

模数转换后的数据或者测试模式输出的数据相对于后续电路接收数据所用的时钟满足建立时间关系。

本发明进一步提供了一种基于FPGA的仿效ADC的装置，包括：

串行外设接口模块，用于对仿效ADC的配置寄存器进行读写操作，所述仿效ADC为权利要求1中所述采用VHDL硬件描述语言编写RTL级代码完成的总体模块化设计；

测试模式模块，用于根据仿效ADC的测试模式及参数，产生并输出测试模式的输出数据，所述测试模式及参数包括固定数模式及对应参数、水平渐变数模式及对应参数、垂直渐变数模式及对应参数、条纹数模式对应参数，所述测试模式的输出数据为ADC在不同的测试模式下产生的不同数据输出；

时序模拟模块，用于模拟ADC的数字输出端的信号的特定时序。

优选地，所述特定时序包括：

输出模数转换后的数据或者测试模式输出的数据相对于采样时钟有固定延迟；

模数转换后的数据或者测试模式输出的数据相对于后续电路接收数据所用的时钟满足建立时间关系。