[发明专利]基于FPGA的可编程并口时序测试电路

说明书

技术领域

本发明涉及一种基于FPGA（Field Programmable Gate Array现场可编程逻辑门阵列）的可编程并口时序测试电路。

背景技术

随着半导体技术的发展，芯片上市时间的压力及产品盈利周期的缩短，对芯片流片前后测试覆盖率及测试效率都提出了更高的要求。读卡机芯片随着物联网技术的发展，越来越多的应用在各个领域，其接口端操作频率也随着应用领域的不同而有所差异；对于速度要求较高的场合，芯片的极限时序决定了其功能的完整性，为了满足特定客户的需求，在芯片出货前必须对其MCU（微控制单元）接口端进行时序范围拉偏测试，以保证其时序性能与规范（spec）相符合。而目前的测试手段中通过MCU模拟接口端的时序信号，由于实现的测试时序精度受MCU执行指令周期限制，很难达到极限时序所要求的最小时间单位10ns的需求。

发明内容

本发明要解决的技术问题是提供一种基于FPGA的可编程并口时序测试电路，可以实现对待测试芯片的不同时序情况的拉偏测试。

为解决上述技术问题，本发明的基于FPGA的可编程并口时序测试电路，包括：

一MCU接口电路，用于完成上位机MCU与FPGA片上逻辑电路的接口通信；

一寄存器阵列模块，与所述MCU接口电路相连接，用于存储要产生的各个时序参数值以及MCU的读写命令字；

一读写共用并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；

一读写分离并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；

FPGA片外待测芯片分别与所述读写共用并口时序逻辑产生模块和读写分离并口时序逻辑产生模块相连接。

本发明利用FPGA容易实现高速电路的优势，基于Xilinx（赛灵思）的spartan6（斯巴达6）系列器件设计了一个可编程并口测试逻辑电路，通过对所述寄存器阵列模块的时间参数配置，使FPGA内部倍频电路产生可编程的MCU并口时序拉偏测试信号，实现对待测试芯片口电路的不同时序的拉偏测试，满足了该测试需求。

本发明针对测试读卡器系列芯片的并口逻辑，采用可编程的方式，对待测试的芯片并行接口电路的时序逻辑进行极限时序快速测试，并且支持多字节突发方式测试，提高了芯片考核和流片前验证的时序测试覆盖范围和极限测试效率。

本发明可以扩展为其他相关并口产品的时序测试。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是基于FPGA的可编程并口时序测试电路结构框图；

图2是MCU与FPGA接口管脚定义图；

图3是MCU写时序波形图；

图4是MCU读时序波形图；

图5是中断时序波形图；

图6是读写分离并口时序（SepRW）波形图；

图7是读写共用并口时序（ComRW）波形图；

图8是基于FPGA的可编程并口时序测试电路测试环境示意图；

图9是FPGA片上逻辑结构图；

图10是各核心控制信号产生原理图。

具体实施方式

如图1所示，所述基于FPGA的可编程并口时序测试电路在下面的实施例中，包括：

一MCU接口电路MCU_IF，用于完成上位机MCU与FPGA片上逻辑电路的接口通信。

一寄存器阵列模块Reg，与所述MCU接口电路相连接，用于存储要产生的各个时序参数值以及MCU的读写命令字，将待测时序参数和命令字等存储在对应的寄存器中。

一读写共用并口时序逻辑产生模块ComRW_IF，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序。即根据当前的命令字和时序参数，产生相应的并口读写时序。

一读写分离并口时序逻辑产生模块SepRW_IF，与所述MCU接口电路相连接，用于根据读写分离时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序，FPGA片外待测芯片与该模块相连接。即根据当前的命令字和时序参数，产生相应的并口读写时序。