[发明专利]基于FPGA的可编程并口时序测试电路

权利要求书

1.一种基于FPGA的可编程并口时序测试电路，其特征在于，包括：

一MCU接口电路，用于完成上位机MCU与FPGA片上逻辑电路的接口通信；

一寄存器阵列模块，与所述MCU接口电路相连接，用于存储要产生的各个时序参数值以及MCU的读写命令字；

一读写共用并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；

一读写分离并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；

FPGA片外待测芯片分别与所述读写共用并口时序逻辑产生模块和读写分离并口时序逻辑产生模块相连接。

2.如权利要求1所述的测试电路，其特征在于，MCU写FPGA之间的接口管脚定义如下：

FPGA的FD0～FD7，FALE，FREAD，FSTART，FINT，FWRITE引脚与待测芯片连接，实现FPGA对待测芯片的读写功能；其中，引脚FD0-FD7为8位数据接口端，引脚FALE为地址锁存信号端，引脚FREAD为读信号端，引脚FWRITE为写信号端，引脚FSTART端为启动待测试芯片操作信号端，引脚FINT为待测试芯片操作完成中断信号端，引脚FRST为FPGA的复位RST信号端，复位RST信号低电平有效，MCU上电时对FPGA进行复位RST。

3.如权利要求2所述的测试电路，其特征在于：

读操作时，MCU将待测试芯片的寄存器地址，待读出的字节数，“读命令”分别写入FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动读操作；FPGA完成读操作后通过FINT引脚产生中断通知MCU，MCU从FPGA的寄存器中读出待测试芯片寄存器的内容；

写操作时，MCU将待测试芯片的寄存器的地址、数据、待写入的字节数、和“写命令”分别写入FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动写操作；FPGA完成写操作后通过FINT引脚产生中断通知MCU。

4.如权利要求1或2所述的测试电路，其特征在于：

MCU写FPGA寄存器时，FPGA在地址锁存信号FALE的上升沿锁存地址，在写信号FWRITE的上升沿锁存数据；

MCU读FPGA寄存器时，FPGA在地址锁存信号FALE的上升沿锁存地址，在读信号FREAD上升沿后将数据输出到数据总线上，在读信号FREAD下降沿后释放数据总线。

5.如权利要求1或2所述的测试电路，其特征在于：MCU端控制FPGA读写待测试芯片时，FPGA在启动待测试芯片操作信号FSTART上升沿后将待测试芯片操作完成中断信号FINT置为高电平，执行寄存器中所指定的与待测试芯片的操作，操作完成后将待测试芯片操作完成中断信号FINT置为低电平，产生中断。

6.如权利要求1所述的测试电路，其特征在于，FPGA可接收的命令包括：

0代表FPGA按待测芯片的I/O上电顺序或者其他时序要求初始化待测芯片，根据不同芯片的规范产生不同的时序；在该命令完成后，待测芯片处于正常工作状态，为后续测试做好准备；

1代表FPGA按总线模式FBusMode所指定的时序重复读取待测试芯片的寄存器；

2代表FPGA按总线模式FBusMode所指定的时序重复写入待测试芯片的寄存器；

3代表FPGA按总线模式FBusMode所指定的时序连续读取待测试芯片的寄存器；

4代表FPGA按总线模式FBusMode所指定的时序连续写入待测试芯片的寄存器。

7.如权利要求1所述的测试电路，其特征在于：所述寄存器阵列模块，用系统时钟统计出1个或者多个理想副载波周期之后，锁定边界。