[发明专利]一种基于FPGA的速度自适应测量装置

权利要求书

1.一种基于FPGA的速度自适应测量装置，至少包括晶振电路(1)、编码器接口及调理电路(2)、FPGA芯片(3)和微处理器(4)；所述FPGA芯片(3)至少包括四倍频单元(31)、分频器A(32)、延时单元(33)、计数器(34)、零速度检测单元(35)、锁存器A(36)、自适应控制器(37)、锁存器B(38)和总线接口单元(39)；其特征在于：所述自适应控制器(37)至少包括译码器A(371)、判别器(372)、译码器B(373)、分频器B(374)和锁存器C(375)。

2.根据权利要求1所述的一种基于FPGA的速度自适应测量装置，其特征在于：所述锁存器A(36)输出的时间计数值Tn分别输入到自适应控制器(37)和总线接口单元(39)；所述自适应控制器(37)输出的分频系数指数Pe分别输入到分频器A(32)和锁存器B(38)；所述自适应控制器(37)输出的时钟分频系数指数Te输入到总线接口单元(39)；所述自适应控制器(37)输出的时钟信号Dclock输入到计数器(34)的输入端clk；所述锁存器B(38)输出的分频系数指数Pn分别输入到自适应控制器(37)和总线接口单元(39)。

3.根据权利要求1所述的一种基于FPGA的速度自适应测量装置，其特征在于：所述译码器A(371)的输入端分别与锁存器A(36)输出的时间计数值Tn、锁存器B(38)输出的分频系数指数Pn和锁存器C(375)输出的时钟分频系数指数Te相连；所述判别器(372)的输入端分别与译码器A(371)的输出端、延时单元(33)输出的复位信号Clr和分频器A(32)输出的锁存信号Lat相连；所述译码器B(373)的输入端与判别器(372)输出的分频系数指数Pe相连；所述分频器B(374)的输入端分别与译码器B(373)输出的时钟分频系数指数De、分频器A(32)输出的锁存信号Lat和晶振电路(1)输出的时钟信号Clock相连；所述锁存器C(375)的输入端分别与译码器B(373)输出的时钟分频系数指数De和分频器A(32)输出的锁存信号Lat相连；所述判别器(372)输出的信号为分频系数指数Pe；所述译码器B(373)输出的信号为时钟分频系数指数De；所述锁存器C(375)输出的信号为时钟分频系数指数Te；所述分频器B(374)输出的信号为时钟信号Dclock。

4.根据权利要求1所述的一种基于FPGA的速度自适应测量装置，其特征在于：所述自适应控制器(37)的译码器A(371)，所述译码器A(371)对锁存器A(36)输出的时间计数值Tn除最高位外的其它位进行右移操作后，再进行译码操作；所述译码器A(371)对锁存器A(36)输出的时间计数值Tn进行右移操作的位数等于锁存器B(38)输出的分频系数指数Pn加上译码器B(373)输出的时钟分频系数指数De的最大值De_max再减去锁存器C(375)输出的时钟分频系数指数Te。

5.根据权利要求1所述的一种基于FPGA的速度自适应测量装置，其特征在于：所述自适应控制器(37)的译码器B(373)，所述译码器B(373)对判别器(372)输出的分频系数指数Pe进行译码操作，获得分频器B(374)的时钟分频系数指数De。

6.根据权利要求1所述的一种基于FPGA的速度自适应测量装置，其特征在于：所述自适应控制器(37)的分频器B(374)，所述分频器B(374)对晶振电路(1)输出的时钟信号Clock进行2^De分频，获得时钟信号Dclock；当分频器A(32)输出的锁存信号Lat有效时，所述自适应控制器(37)的分频器B(374)复位清零。