[发明专利]一种高速IC-QFN封装协同优化设计方法

说明书

技术领域

本发明集成电路封装领域，尤其涉及高速IC的优化涉及方法。 

背景技术

在半导体封装工艺中，方形扁平无引脚封装（Quad Flat No-lead Package, QFN）有很多优点，比如良好的散热特性，封装的成本较低，技术比较成熟，能够提供卓越的电性能等，这使得QFN封装能够应用于RF电路中。然而由于三维封装的技术和成本，以及QFN管脚的限制，使得三维封装技术主要应用于BGA的封装形式，很多复杂的芯片在需要进行三维封装时仍然无法采用QFN封装。本发明是在低管脚数的情况下，对芯片采用QFN的三维封装，极大的减小了芯片互联带来的寄生。 

随着集成度的提高，芯片封装内部的热应力越来越影响到芯片的可靠性。本发明在研究过芯片封装流程以及对芯片封装内热应力的模拟提出了一种新的结构并在原封装流程的基础上加以改进。改进的封装方法在减小热应力方面做出优化，因此会得到更好的可靠性。 

在高速IC封装中，引线带来的寄生始终是影响IC工作速度的一个重要方面，任何在减小引线寄生上做出的努力都会收到很好的效果。 

传统的QFN封装工艺流程为：a.晶圆背面研磨 b.晶圆安装c.晶圆切割d.晶圆清洗 e.第二道光检f.点银浆 g.芯片粘接 h.银浆固化i.引线焊接j.第三道光检k.注塑 l.激光打字 m.高温固化 n.去溢料 o.电镀退火p.切筋成型 q.第四道光检。对于步骤o中的电镀退火可以用来减小热应力，然而由于高温固化与电镀退火的环境不同，高温固化必然会引入部分物理应力无法消除。 

发明内容

鉴于此，本发明从三个方面实现高速IC-QFN封装的协同优化，a）减小高速IC的引线寄生，b）提出一种新的芯片结构，c）对原有的QFN工艺改进。通过以上三点实现减小芯片的寄生延时和芯片内部的热应力。 

本发明提供的QFN三维封装包括一个高速IC芯片、一个相关控制芯片QFN管壳和QFN布线。 

在减小寄生方面，为减小信号到地的带来的寄生，需要连接到地的信号直接连接到QFN底部散热板上，可以很好的提高高频特性。 

为解决上述问题，本发明采用芯片减薄技术将基板减薄至75um，既减少了对设备的要求，又增加了芯片减薄的成品率。 

通孔直径采用50um，这一直径可以采用激光钻蚀的技术实现，速度快，精度一般，省去了光刻胶涂布、曝光、显影及去胶等步骤，较容易实现。 

一种减小热应力的封装结构，底层芯片较顶层芯片较厚，有效缓解底层芯片受到的最大热应力。 

一种减小热应力的封装结构，芯片间粘合薄膜等于两芯片间焊锡的厚度，应该尽量薄。 

一种减小热应力的封装结构，底层芯片外围不采用方形，而是采用圆柱形结构。 

一种减小热应力的封装结构，QFN散热底板厚度与底层芯片的厚度比为1:1 

改进的QFN封装工艺流程，在高温固化前对芯片装贴产生的物理应力进一步释放，其具体步骤为：a.晶圆背面研磨 b.晶圆安装c.晶圆切割d.晶圆清洗 e.第二道光检f.点银浆 g.芯片粘接 h.银浆固化i.退火j.引线焊接k.第三道光检l.注塑 m.激光打字 n.高温固化 o.去溢料 p.电镀退火q.切筋成型 r.第四道光检。

附图说明

附图1所示为QFN封装顶视图； 

附图2所示为TSV的具体结构；

附图3所示为两芯片沿附图1的切面的截面图（当前工艺芯片结构）；

附图4所示为改进的三维堆叠结构；

附图5所示为两芯片堆叠的顶视图。

具体实施方式

下面结合附图对本发明所述的高速IC-QFN封装做进一步详细描述。 

首先介绍本发明所述的QFN封装的具体实施方式。QFN具有优秀的高频特性，如果能够继续保持QFN价格优势，QFN的三维封装将会获得更大的应用范围。 

如图1所示为QFN三维封装的顶视图的示意图，10和20分别为高速IC芯片和控制芯片，二者通过TSV技术实现连接。三维封装的凸点与QFN焊盘之间采用QFN布线连接，与传统的bonding wire金线相比较，会引入较少的寄生，并且降低成本。