[发明专利]一种位定时对称化的方法和装置

说明书

技术领域

本发明涉及用于操作电气或电子系统中的总线系统的方法和系统。更具体地，本发明涉及用于在总线系统中发送和接收信号的方法和系统。

背景技术

诸如受控局域网（CAN，controlled area network）或局域互连网（LIN，local interconnect network）总线系统的总线系统通常经由诸如单个双绞线线缆的网络线缆来连接若干电子模块或装置。连接到CAN总线系统的装置通常是致动器、传感器或控制装置，也称为节点。CAN总线系统通过发送和接收消息使得这些节点能够在不使用主计算机的情况下进行通信。消息主要包括指明消息的优先级的标识符（ID）以及多达8字节的数据。消息被串行地发送到总线上。

每个节点通常包括主处理器、CAN控制器和收发器。主处理器确定要发送哪些消息并译解收到的消息。传感器、致动器和控制装置可被连接到主处理器。CAN控制器存储从主处理器收到的所发送的消息并存储从总线串行地收到的接收比特，直到整个消息可用。然后，通常在CAN控制器已触发中断后由主处理器获取收到的消息。每个节点还包括用于在CAN控制器和系统总线之间接收和发送消息的收发器。收发器将来自总线的信号电平适配为CAN控制器期望的电平，并且收发器还包括用于保护CAN控制器的保护电路。收发器还将从CAN控制器接收的发送比特信号转换成发送到总线上的信号。

在CAN总线上，通过用低阻抗驱动器来驱动CAN总线线路来产生总线上的显性（逻辑0）值。通过释放允许CAN节点上拉电阻将CAN总线线路拉到逻辑1电平的总线线路来发送隐性（逻辑1）电平。这发生在所有的CAN节点都释放总线（即发送隐性电平）时。

在常规CAN总线系统中，CAN总线的上拉电阻相较于任意CAN节点的显性驱动器具有较高的阻抗，并且作为结果，从显性电平到隐性电平（0到1）的总线过渡比从隐性电平到显性电平（1到0）的过渡要慢得多。因此，当包括010的序列出现在CAN总线上时，1时段的持续时间被大大缩短，因为从0到1的开头过渡被延迟、而从1到0的结尾过渡未被延迟。

常规系统已经通过将接收器采样当前接收的比特值的时间点（也称为采样点）朝向比特时间的末尾移动以便捕捉被延迟的隐性值而处理了这个问题。遗憾的是，延迟的采样点为下一比特（其可能是显性的并且因此不被延迟）提供更小的时间盈余，这继而缩小同步盈余。缩小的盈余通过限制CAN波特率、降低CAN节点的振荡器耐受性、以及/或者增大CAN驱动器的速度的需要而干扰CAN总线系统的高性能或者系统的EMC。

因此，存在对用于操作总线系统的系统和方法的需要，所述总线系统增大比特率并提高性能，提高CAN节点的振荡器耐受性以及/或者使得CAN驱动器/上拉慢下来以得到改善的EMC性能。

发明内容

根据本发明的一个方面，提供一种用于将装置耦合到总线以及用于从总线接收比特流和向总线发送比特流的总线系统，所述总线系统包括用于使比特流对称的位定时对称化部件。在一个实施例中，所述位定时对称化部件还包括被配置为延迟给定的所接收的比特流的隐性到显性的沿的输入延迟滤波器。所述系统可被集成在总线控制器的位定时逻辑内，并且可以利用可配置的显性值和隐性值。在另一实施例中，位定时对称化部件提供在下一比特时间的开始之前被发送的、跟随在先前发送的显性比特之后的隐性比特，并且/或者提供被延迟可配置的时间量的、跟随在先前发送的隐性比特之后的显性比特。

根据本发明的其它方面，一种用于使比特流的位定时对称化的方法包括：从总线接收比特流，以及延迟所接收的比特流的隐性到显性的沿。该方法还包括在下一比特时间的开始之前发送跟随在先前发送的显性比特之后的隐性比特，并将跟随在先前发送的隐性比特之后的显性比特延迟可配置的时间量而发送。

本发明的其它特征、方面和优点将由于下面参考附图而做出的对本发明的详细说明而变得明显。

附图说明

附图被包含以提供对本发明的进一步的理解，并且，附图被合并在本说明书中并构成本说明书的一部分。这些图示出本发明的实施例并且与说明书一起用于解释本发明的原理。本发明的其它实施例和本发明的许多预期的优点将易于理解，因为通过参考下面的详细说明它们变得更好理解。

图1示出根据本公开的一个实施例的总线系统的一部分以及经由总线系统相互通信的多个系统模块的示例示意图。

图2示出根据本公开的一个实施例的总线节点200的一部分的示例示意图。

图3示出根据本公开的一个实施例的总线控制器220的示例框图。