[发明专利]一种模拟IO静电放电电路

说明书

技术领域

本发明涉及一种模拟IO静电放电电路，适用于兼容LDMOS的CMOS工艺集成电路静电放电保护设计，尤其适用于低输入电阻要求的高可靠性敏感模拟信号IO的ESD保护设计。

背景技术

CMOS(Complementary Metal-Oxide-Semiconductor)工艺，即互补金属氧化物半导体工艺，是在PMOS和NMOS工艺基础上发展起来的，即将NMOS器件和PMOS器件同时制作在同一硅衬底上，制作CMOS集成电路。CMOS集成电路具有功耗低、速度快、抗干扰能力强、集成度高等众多优点。CMOS工艺目前已成为当前大规模集成电路的主流工艺技术，绝大部分集成电路都是用CMOS工艺制造的。但在高压功率电路设计方面，CMOS存在一定的局限性。

在高压功率集成电路中，采用LDMOS(Laterally Diffused Metal Oxide Semiconductor；横向扩散金属氧化物半导体)器件可以满足耐高压、实现功率控制等方面的要求，常用于功率电路，并且兼容于CMOS工艺，因而被广泛采用并集成于CMOS工艺。LDMOS是一种横向扩散结构的功率器件，器件结构如图2所示。该器件是在漏区域注入两次(203-204)，一次注入浓度较大(典型注入剂量10¹⁵/cm^-2)的砷(As)，另一次注入浓度较小(典型剂量10¹³/cm^-2)的硼(B)。注入之后再进行一个高温推进过程，由于硼扩散比砷快，所以硼沿着横向扩散得更远，延伸到栅极POLY(206)边界，在栅极POLY(206)和漏极注入(210)之间形成一个低浓度N型漂移区(203)，可以增加该器件的击穿电压。因此，当LDMOS漏端(210)接高压时，漂移区(203)由于是高阻，能够承受更高的电压。

因此CMOS工艺设计的电路中，针对高压高功率的应用需求，常常采用LDMOS器件做耐高压器件，在这种应用中，其IO单元也自然需要用LDMOS器件设计，本发明即针对解决这种高压高功率需求的兼容了LDMOS的CMOS工艺的IO ESD设计。

集成电路从生产到封装、测试、运输、应用，整个生命周期都会面临各种难以预知的静电环境，对集成电路造成静电损伤。所以集成电路不仅要能够满足设计的功能要求，同时还要具有一定水平的静电防护能力。通常静电通过集成电路的IO管脚进入集成电路，造成集成电路的损伤，所以集成电路的静电保护常常设计在IO单元中，在IO单元中将静电安全地放掉，从而可以保护整个集成电路免受ESD损伤。

集成了LDMOS的CMOS工艺中，传统模拟IO电路如图3所示，由连接在PAD(304)与GND(302)之间LDMOS(306)，和连接在PAD(304)与VDD(301)之间的P型Diode(305)构成一级ESD保护结构，由输入电阻(308)和LDMOS(309)构成二级ESD保护结构。一级ESD保护结构主要进行静电放电，但由于传统结构中，一级ESD器件采用衬底体器件开启放电的方式，其开启电压比较高，威胁到内部电路，所以需要二级ESD保护结构对内部电路进行局部的钳位保护。集成电路加工过程中，对应每个工艺步骤都需要一块光罩(mask)进行加工控制，传统IO设计中，针对静电放电，LDMOS(306、309)和P型Diode(305)需要额外单独增加SAB(silicide blocking)mask，用于增加漏极镇流电阻，提高体器件导通均匀性，从而提高其自身的ESD可靠性，同时需要按照ESD设计规则设计，如增加漏极接触孔到栅极之间的距离，至少2um以上，这需要占用很大的芯片版图面积。

集成了LDMOS的CMOS工艺的传统模拟IO电路有如下几个缺点：

1.输入电阻(308)会影响到敏感模拟信号的传递，导致输入到CORE(303)的电压与PAD(304)上的输入电平不一致，不适合高性能敏感模拟IO的应用；

2.由于LDMOS器件是与CMOS器件兼容设计的，通常LDMOS(306)用于静电放电，由于该器件存在低浓度掺杂的漂移区(203)，其击穿电压非常高，因而ESD开启电压也非常高，通常在20V以上，而内部电路却存在普通的低压CMOS器件，其击穿电压较低，通常在9V-13V。所以可能内部器件已经发生击穿失效，但该ESD器件LDMOS(306)还没有开启放电，因而没有起到静电保护的作用；

3.为ESD设计而单独增加的SAB(salicide blocking)mask，增加了制造成本；