[发明专利]半导体静电放电保护装置

说明书

技术领域

本发明涉及一种半导体集成电路元件，且特别是涉及一种半导体静电放电保护装置。

背景技术

静电放电是一种位于非导电表面上的静电电荷通过导电材料而迁移的现象。由于静电电压通常相当高，静电放电可以轻易地损毁一集成电路的基板与其他元件。为了保护集成电路免于遭受静电放电的损害，具有传导静电放电电流至地面功能的装置被整合进入集成电路内。

以接地栅n型金属-氧化物-半导体导体Gate Grounded n-type Metal-Oxide-Semiconductor，GGNMOS)晶体管单元为例，其栅极、源极和元件基底接地，当静电放电发生(ESD zapping)时，骤回崩溃(snapback)致使接地栅n型金属-氧化物-半导体晶体管单元会导通，以将一个大静电放电电流(ESD current)传导于其漏极结构与源极结构之间，再将静电放电电流传导至地面，达到静电放电的保护功能。

然而传统的接地栅n型金属-氧化物-半导体导体晶体管单元，容易因受到寄生NPN双载流子接面晶体管外扩效应(base push-out effect)的影响，发生二次骤回崩溃现象，至使过大的漏电流通过寄生双载流子接面晶体管由的射极和接地基极，再由的元件基底(寄生基极)传导至地面，造成接地栅n型金属-氧化物-半导体导体晶体管单元永久性失效。

因此，如何防止半导体静电放电保护装置的寄生双载流子接面晶体管漏电，已成为静电放电防护设计上的一大挑战。

发明内容

为解决上述问题，本发明一方面在于提供一种半导体静电放电保护装置，包括:具有第一电性的第一晶体管、第二电性阱区、第二电性保护环以及半导体间隔区。第一晶体管形成于第二电性阱区之中。第二电性保护环，围绕第一晶体管。半导体间隔区，位于第一晶体管和第二电性保护环之间，且围绕第一晶体管。其中，半导体间隔区为无掺杂区、第一电性掺杂区或掺杂浓度小于第二电性阱区的第二电性掺杂区。

在本发明的一实施例之中，半导体静电放电保护装置，还包括一浅沟隔离结构，位于第一晶体管和第二电性保护环之间。其中，半导体间隔区，是位于浅沟隔离结构的下方。

在本发明的一实施例之中，半导体静电放电保护装置，还包括一浅沟隔离结构，位于第一晶体管和第二电性保护环之间。其中，半导体间隔区，是位于浅沟隔离结构和第二电性保护环之间。

在本发明的一实施例之中，第一电性为N型电性，且第二电性为P型电性。在本发明的一实施例之中，第一电性为P型电性，且第二电性为N型电性。

在本发明的一实施例之中，第一晶体管包含栅极结构、源极、漏极以及第二电性高浓度掺杂区。栅极结构形成于第二电性阱区之上。源极形成于第二电性阱区之中，且邻接栅极结构。漏极形成于第二电性阱区之中，且邻接栅极结构。第二电性高浓度掺杂区，位于漏极下方的第二电性阱区之中，并且具有高于第二电性阱区的掺杂浓度。

在本发明的一实施例之中，其中半导体静电放电保护装置还包括一基底接触区，邻接于第二电性阱区和第二电性保护环。其中，基底接触区与源极共同接地，且漏极与一输入/输出垫(I/O pad)电连接。

在本发明的一实施例之中，半导体静电放电保护装置还包括具有第一电性的第二晶体管和第三晶体管。其中第一晶体管、第二晶体管和第三晶体管具有一个共同漏极。

在本发明的一实施例之中，半导体静电放电保护装置，还包括阱接触区(Well Pick-Up)以及具有第一电性的第二晶体管和第三晶体管。其中，第一晶体管、第二晶体管和第三晶体管具有一共同源极，围绕阱接触区。

本发明另一方面是在提供一种半导体静电放电保护装置，包括:多个第一电性晶体管、第二电性保护环以及阱接触区。其中，第二电性保护环，围绕该些个第一电性晶体管；且该些个第一电性晶体管，围绕阱接触区。

在本发明的一实施例之中，半导体静电放电保护装置还包括，第一电性保护环，位于该些个第一电性晶体管和第二电性保护环之间，且围绕该些个第一电性晶体管。

在本发明的一实施例之中，每一个第一晶体管包含一栅极结构、一源极以及一漏极。栅极结构形成于一第二电性阱区之上。漏极形成于第二电性阱区之中，且邻接栅极结构远离阱接触区的一侧。源极形成于第二电性阱区之中，且邻接栅极结构靠近阱接触区的一侧。

在本发明的一实施例之中，阱接触区与源极共同接地，且漏极与一输入/输出垫电连接。

在本发明的一实施例之中，每一个第一晶体管还包含一第二电性高浓度掺杂区，位于漏极下方的第二电性阱区之中，并且具有高于第二电性阱区的掺杂浓度。