[发明专利]FPGA逻辑代码的在线升级方法和装置

说明书

技术领域

本发明涉及电子电路技术领域，特别是涉及一种FPGA逻辑代码的在线升级方法和装置。

背景技术

FPGA（Field－Programmable Gate Array，现场可编程门阵列）是在PAL（Programming Array Logic，可编程阵列逻辑）、GAL（Generic Array Logic，通用阵列逻辑）、CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

传统的FPGA在线升级电路，如图1所示，包括FPGA、MCU（Micro Control Unit，微控制单元）、模拟开关、配置存储器（例如Flash）。工作过程如下：

在进行FPGA上电初始化时，MCU把模拟开关的SEL管脚设置为低电平，模拟开关的B1口就与A口连通，也就是FPGA的管脚与Flash连通，FPGA从Flash加载初始化配置数据；

在完成初始化配置数据加载后，MCU把模拟开关的SEL管脚设置为高电平，模拟开关的B2口就与A口连通，也就是MCU的管脚与Flash连通，将远程接收到的所述FPGA的升级数据更新到Flash；

在完成升级数据更新后，MCU重新把模拟开关的SEL管脚设置为低电平，模拟开关的B1口就与A口连通，然后MCU将FPGA的PROGRAM_B管脚拉低一定时间（大于500纳秒），所述FPGA从所述配置存储器加载所述升级数据，促使FPGA重新配置。

这种传统的在线升级电路，需要MCU的配合才能完成，因而有以下缺点：

1、MCU需要有开发人员去开发和维护其本身的代码，增加了人力成本；

2、MCU相对其他普通的元器件，价格相对较高，增加了硬件成本；

3、MCU是微控制单元器件，系统失效概率大，同时需要加其他元器件组成完整的控制电路，比如晶振等元器件，对电路板的尺寸空间有一定要求等。

发明内容

基于此，有必要针对上述问题，提供一种低成本和高可靠的FPGA逻辑代码的在线升级方法和装置。

一种FPGA逻辑代码的在线升级方法，包括步骤：

在进行FPGA上电初始化时，将位于FPGA配置管脚与配置存储器之间的模拟开关的第一数据通道连通，位于所述FPGA通用管脚与所述配置存储器之间的所述模拟开关的第二数据通道断开；

将所述配置存储器的初始化配置数据加载到所述FPGA；

在完成初始化配置数据加载后，将所述第二数据通道连通，所述第一数据通道断开；

将远程接收到的所述FPGA的升级数据更新到所述配置存储器；

在完成升级数据更新后，将所述第一数据通道连通，所述第二数据通道断开；

单稳态触发器输出的低电平脉冲触发所述FPGA从所述配置存储器加载所述升级数据。

一种FPGA逻辑代码的在线升级装置，包括：

FPGA，用于在上电初始化时加载配置存储器的初始化配置数据，或在完成升级数据更新后加载所述配置存储器的升级数据；

输入端与所述FPGA的IO口相连，输出端与所述FPGA的PROGRAM_B端相连的单稳态触发器，用于输出低电平脉冲触发所述FPGA从所述配置存储器加载所述升级数据；

位于所述FPGA和配置存储器之间的模拟开关，用于在进行FPGA上电初始化时或在完成升级数据更新后，将位于FPGA配置管脚与配置存储器之间的第一数据通道连通，位于所述FPGA通用管脚与所述配置存储器之间的第二数据通道断开；或者在完成初始化配置数据加载后，将所述第一数据通道断开，所述第二数据通道连通；

与所述模拟开关相连的配置存储器，用于存储初始化配置数据或远程接收到的所述FPGA的升级数据。

上述FPGA逻辑代码的在线升级方法和装置，所述FPGA的通用管脚模拟SPI接口读写配置存储器的功能，所述单稳态触发器输出的低电平脉冲触发所述FPGA从所述配置存储器加载所述升级数据，不再需要MCU。而单稳态触发器属于普通功能器件，无论在价格、开发维护、尺寸大小方面等都优于MCU，同时降低了系统失效概率，使系统更可靠。

附图说明

图1为现有技术FPGA在线升级电路图；

图2为本发明方法实施例的流程示意图；