[发明专利]FPGA逻辑代码的在线升级方法和装置

权利要求书

1.一种FPGA逻辑代码的在线升级方法，其特征在于，包括步骤：

在进行FPGA上电初始化时，将位于FPGA配置管脚与配置存储器之间的模拟开关的第一数据通道连通，位于所述FPGA通用管脚与所述配置存储器之间的所述模拟开关的第二数据通道断开；

将所述配置存储器的初始化配置数据加载到所述FPGA；

在完成初始化配置数据加载后，将所述第二数据通道连通，所述第一数据通道断开；

将远程接收到的所述FPGA的升级数据更新到所述配置存储器；

在完成升级数据更新后，将所述第一数据通道连通，所述第二数据通道断开；

单稳态触发器输出的低电平脉冲触发所述FPGA从所述配置存储器加载所述升级数据。

2.根据权利要求1所述的FPGA逻辑代码的在线升级方法，其特征在于，将所述第一数据通道连通，所述第二数据通道断开的步骤包括：将所述模拟开关的使能控制端和开关选择端设置为低电平；将所述第二数据通道连通，所述第一数据通道断开的步骤包括：将所述使能控制端设置为低电平、所述开关选择端设置为高电平。

3.根据权利要求1所述的FPGA逻辑代码的在线升级方法，其特征在于，与所述FPGA的IO口相连的所述单稳态触发器的输入端是清零端、下降沿触发端或上升沿触发端，所述单稳态触发器输出低电平脉冲的步骤包括：

若所述输入端是清零端，将所述IO口从低电平变成高电平，所述下降沿触发端设置为低电平，所述上升沿触发端设置为高电平；或者，

若所述输入端为下降沿触发端，将所述IO口从高电平变成低电平，所述清零端和所述上升沿触发端均设置为高电平；或者，

若所述输入端为上升沿触发端，将所述IO口从低电平变成高电平，所述清零端设置为高电平，所述下降沿触发端设置为低电平。

4.根据权利要求1至3任意一项所述的FPGA逻辑代码的在线升级方法，其特征在于，在进行FPGA上电初始化时，在下拉电阻作用下，将所述第一数据通道连通，所述第二数据通道断开。

5.一种FPGA逻辑代码的在线升级装置，其特征在于，包括：

FPGA，用于在上电初始化时加载配置存储器的初始化配置数据，或在完成升级数据更新后加载所述配置存储器的升级数据；

输入端与所述FPGA的IO口相连，输出端与所述FPGA的PROGRAM_B端相连的单稳态触发器，用于输出低电平脉冲触发所述FPGA从所述配置存储器加载所述升级数据；

位于所述FPGA和配置存储器之间的模拟开关，用于在进行FPGA上电初始化时或在完成升级数据更新后，将位于FPGA配置管脚与配置存储器之间的第一数据通道连通，位于所述FPGA通用管脚与所述配置存储器之间的第二数据通道断开；或者在完成初始化配置数据加载后，将所述第一数据通道断开，所述第二数据通道连通；

与所述模拟开关相连的配置存储器，用于存储初始化配置数据或远程接收到的所述FPGA的升级数据。

6.根据权利要求5所述的FPGA逻辑代码的在线升级装置，其特征在于，所述模拟开关的使能控制端和开关选择端设置为低电平，使所述第一数据通道连通、第二数据通道断开；所述模拟开关的使能控制端设置为低电平、开关选择端设置为高电平，使所述第二数据通道连通、第一数据通道断开。

7.根据权利要求5所述的FPGA逻辑代码的在线升级装置，其特征在于，所述单稳态触发器的输入端是清零端、下降沿触发端或上升沿触发端；

若所述输入端是清零端，所述FPGA将所述IO口从低电平变成高电平，所述单稳态触发器将所述下降沿触发端设置为低电平、所述上升沿触发端设置为高电平，所述单稳态触发器输出低电平脉冲；或者，

若所述输入端是下降沿触发端，所述FPGA将所述IO口从高电平变成低电平，所述单稳态触发器将所述清零端和所述上升沿触发端均设置为高电平，所述单稳态触发器输出低电平脉冲；或者，

若所述输入端是上升沿触发端，所述FPGA将所述IO口从低电平变成高电平，所述单稳态触发器将所述清零端设置为高电平、所述下降沿触发端设置为低电平，所述单稳态触发器输出低电平脉冲。

8.根据权利要求5至7任意一项所述的FPGA逻辑代码的在线升级装置，其特征在于，所述模拟开关用于在进行FPGA上电初始化时，在下拉电阻作用下，将所述第一数据通道连通，所述第二数据通道断开。