[发明专利]电容及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种电容；本发明还涉及一种电容的制造方法。

背景技术

减小电路面积对微电子革命是一种经济的动力，集成电路或芯片的电路密度因电路元件尺寸的缩小而不断增加。随着越来越多的元件被设计在集成电路之内，集成电路的复杂性会逐渐增大，因此具备更强的功能性，其中逐渐被纳入许多集成电路中的一种无源元件是电容器，它通常包括层叠布置的材料，材料中至少包括由导电材料制成的顶部和底部导电电极，以及由介电材料制成的中间绝缘层。

现在电容的介电材料一般分为两种，一种是低介电常数的材料，如二氧化硅，二氧化硅一般采用热氧化工艺生长或采用高温氧化物沉积（HTO）工艺生长；另一种是高介电常数的材料，如氮化硅。低介电常数材料的电容一般击穿电压高，但容值较低；高介电常数的材料电容一般容值高，但击穿电压较低。所以要实现高击穿电压、大容值电容器就必须扩大面积。

发明内容

本发明所要解决的技术问题是提供一种电容，能提高单位面积电容值并同时保持较高击穿电压，能缩小电容器件面积。为此，本发明还提供一种电容的制造方法。

为解决上述技术问题，本发明提供的电容包括：

下极板，由掺杂的硅衬底组成，所述硅衬底的硅为单晶硅。

介质层，由底部热氧化层、氮化硅层和顶部热氧化层组成，所述底部热氧化层由对所述硅衬底的表面进行热氧化形成，所述氮化硅层形成于所述底部热氧化层表面，所述顶部热氧化层由对所述氮化硅层的表面进行热氧化形成。

上极板，由形成于所述顶部热氧化层表面的掺杂多晶硅组成。

进一步的改进是，所述下极板的掺杂体浓度为1E18cm^-3～1E20cm^-3。

进一步的改进是，所述底部热氧化层的厚度为100埃～200埃。

进一步的改进是，所述氮化硅层的厚度为150埃以上，所述顶部热氧化层的厚度为20埃～50埃。

为解决上述技术问题，本发明提供的电容的制造方法包括如下步骤：

步骤一、在硅衬底中进行离子注入形成电容的下极板，所述硅衬底的硅为单晶硅。

步骤二、对所述硅衬底表面进行热氧化形成底部热氧化层。

步骤三、在所述底部热氧化层表面形成氮化硅层。

步骤四、对所述氮化硅层的表面进行热氧化形成顶部热氧化层；由所述底部热氧化层、所述氮化硅层和所述顶部热氧化层组成所述电容的介质层。

步骤五、在所述顶部热氧化层表面淀积多晶硅，并对所述多晶硅进行掺杂。

步骤六、对掺杂后的所述多晶硅进行光刻刻蚀形成所述电容的上极板，由所述下极板、所述介质层和所述上极板组成所述电容。

进一步的改进是，步骤一中的离子注入后形成的所述下极板的掺杂体浓度为1E18cm^-3～1E20cm^-3；离子注入后进行退火激活，或者采用步骤二和步骤四中的热氧化工艺的热过程进行退火激活。

进一步的改进是，步骤二和步骤四中的热氧化都在炉管中进行。

进一步的改进是，所述底部热氧化层的厚度为100埃～200埃。

进一步的改进是，所述氮化硅层的厚度为150埃以上，所述顶部热氧化层的厚度为20埃～50埃。

进一步的改进是，步骤五中的所述多晶硅的掺杂为在位掺杂；或者步骤五中的所述多晶硅的掺杂采用离子注入进行掺杂，所述多晶硅的离子注入之后采用快速热退火激活。

本发明电容的介质层的顶部和底部都采用氧化硅材料，氧化硅材料有较低的介电常数，较低的材料应力及较好的与单晶硅或多晶硅的粘附，从而能提高电容的击穿电压；本发明电容的介质层的中间层采用氮化硅层，氮化硅有较高的介电常数，能够提高器件的单位面积电容值，所以本发明能够在保持相同单位面积电容值的同时得到较高的击穿电压，或在保持相同击穿电压时得到较高单位面积的电容值，从而能缩小电容器件面积，提高器件的集成度。另外，本发明的顶部和底部氧化层都能通过炉管的热氧化工艺生长，形成的氧化硅厚度一致性好，所以本发明还能提高电容的一致性。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例电容的结构示意图；

图2A-图2D是本发明实施例方法的各步骤中的电容结构示意图。

具体实施方式

如图1所示，是本发明实施例电容的结构示意图；本发明实施例电容包括：