[发明专利]一种半导体器件的制备方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的制备方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。

目前半导体器件在制备CMOS的过程中为了获得更好的性能，通常在CMOS的源漏区进行外延SiGe或者SiC以改变所述源漏上的应力，进一步提高器件的性能，但是由于所述应力层的形成会在所述器件中形成一定的缺陷。

随着半导体器件尺寸的不断缩小，所述逻辑器件需要另外的超浅结（ultra shallow junction）来控制短沟道效应（short channel control），而不再选用源漏注入的方法，大部分选用在源漏进行原位掺杂的方法形成所述超浅结，例如直接原位掺杂B或者P，但是B/P很容易在激活步骤中很容易扩散，特别是在形成应力层时在所述Si/SiGe以及Si/SiC的界面上存在的缺陷，使得所述扩散更加严重。

随着半导体集成电路器件的集成度越来越高，对晶体管性能的要求也日益增高，因此对于晶体管可靠性的要求也随之提高。在CMOS工艺中，在对于器件的可靠性进行评价时，负偏压温度不稳定性（NBTI）和热载流子注入(HCI)效应成为主要考量的因素，而现有技术中由于原位掺杂离子的扩散，都会引起所述负偏压温度不稳定性（NBTI）和热载流子注入(HCI)效应，从而使器件性能降低。

虽然现有技术中所述原位掺杂技术以及超浅结的形成方法都比较成熟，但是由于器件尺寸的不断缩小，引起了所述原位掺杂离子的扩散，特别是在应力层形成中形成的界面缺陷，加剧了所述扩散，导致器件的性能以及品良率的降低，成为亟需解决的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

提供半导体衬底，所述半导体衬底上形成有栅极结构；

在所述栅极结构两侧的所述半导体衬底中形成凹槽，在所述凹槽中外延生长应力层，在外延生长所述应力层的同时进行N型离子或者P型离子以及F离子的原位掺杂，以形成源漏。

作为优选，所述方法包括：

在所述半导体衬底上形成有源区，包括NMOS区域以及PMOS区域，所述NMOS区域以及PMOS区域上分别形成有NMOS栅极结构以及PMOS栅极结构；

在所述PMOS栅极结构两侧的所述半导体衬底中形成第一凹槽，并在所述第一凹槽中外延生长第一应力层，同时进行P型离子以及F离子的原位掺杂，以形成PMOS源漏；

在所述NMOS栅极结构两侧的所述半导体衬底中形成第二凹槽，并在所述第二凹槽中外延生长第二应力层，同时进行N型离子以及F离子的原位掺杂，以形成NMOS源漏。

作为优选，所述NMOS栅极结构和所述PMOS栅极结构的形成方法为：

在所述NMOS区域以及PMOS区域的所述半导体衬底中形成阱，并形成栅极介电层和栅极材料层；

图案化所述栅极介电层和所述栅极材料层，以形成所述NMOS栅极结构和所述PMOS栅极结构。

作为优选，在形成所述NMOS栅极结构和所述PMOS栅极结构之后还包括以下步骤：

执行LDD离子注入步骤并活化；

在所述NMOS栅极结构和所述PMOS栅极结构的侧壁上形成间隙壁。

作为优选，所述第一凹槽为“∑”形凹槽。

作为优选，所述第一应力层为SiGe层，所述第二应力层为SiC层。

作为优选，所述P型离子包括B离子。

作为优选，所述N型离子包括P离子。