[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种用于后高K-金属栅工艺的固相外延再生长（SPER）的实施方法。

背景技术

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal gate last）技术和后硅化物工艺（silicide last）已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。

固相外延再生长（SPER，solid phase epitaxy re-growth）常用于低热预算工艺（low thermal budget process），同时，SPER工艺能够阻止掺杂扩散，因此，常应用于需要形成超浅结（USI，ultra-shallow junction）的工艺中。

为了进一步满足日益发展的半导体技术和提高半导体器件的性能，本发明提出一种新的半导体器件的制造方法，将SPER技术应用于后高K/金属栅极技术和后硅化物工艺中，以提高半导体器件的性能。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效解决上述问题，本发明提供一种制作半导体器件的方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构；在所述伪栅极结构的两侧形成侧墙，并执行重掺杂离子注入，以在所述半导体衬底中形成重掺杂源/漏区；在所述半导体衬底上形成完全覆盖所述伪栅极结构的应力材料层；执行退火工艺；执行固相外延再生长工艺；去除所述应力材料层；去除所述伪栅极结构，并在留下的沟槽内依次形成高k介电层和金属栅极结构。

优选地，所述伪栅极结构包括虚拟氧化物层和虚拟栅极材料层。

优选地，还包括在执行重掺杂离子注入之后去除所述侧墙的步骤。

优选地，还包括在形成高k介电层和金属栅极结构之后形成接触孔，并在通过所述接触孔露出的所述重掺杂源/漏区上形成自对准硅化物的步骤。

优选地，所述固相外延再生长工艺的反应温度为550℃-750℃。

优选地，所述固相外延再生长工艺的反应时间为25min-35min。

优选地，在通入惰性气体的条件下执行所述固相外延再生长工艺，所述惰性气体为氩气或者氮气。

优选地，所述退火工艺包括峰值退火和激光退火。

综上所述，根据本发明的方法在源/漏区峰值退火（spike anneal）和激光退火（laser anneal）之后增加实施SPER工艺步骤，SPER工艺使得在热处理过程中源区和漏区的位错（dislocation）会生长变大并且具有较少的掺杂扩散。随着源区和漏区的位错变大将增加产生应力，从而提高了电子的迁移率。最终根据本发明制作的半导体器件与传统的半导体器件相比半导体器件的性能提高了10%。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。