[发明专利]一种刻蚀硅通孔的方法

说明书

技术领域

本发明涉及半导体器件的制造领域，尤其涉及一种硅通孔刻蚀方法的技术领域。

背景技术

在过去的四十年中，微电子芯片的研究、开发和生产一直沿着摩尔定律所预测来进行；直至2008年，英特尔等公司在内存芯片的大规模生产中已经开始使用45纳米至50纳米线宽的加工技术。

按照摩尔定律的预测，为了进一步提高芯片的集成度，就需要用到32纳米甚至22纳米线宽的加工技术。但是，32纳米或者22纳米的加工技术不仅遇到光刻设备和工艺技术的局限性，而且单元稳定性、信号延迟、CMOS电路可行性等都是悬而未决的难题。

为此，超越摩尔定律的概念于近年被提了出来。目前，超越摩尔定律的各种技术可以分为两大类：一是基于基板的集成技术，一是基于芯片/晶圆的三维集成技术。而基于芯片/晶圆的三维集成技术又可以分为基于金线键合的芯片堆叠（Die Stacking）、封装堆叠（Package Stacking）和基于硅通孔（TSV，Through-Silicon-Via）的三维堆叠。而基于硅通孔（TSV，Through-Silicon-Via）的三维堆叠正成为超越摩尔定律的最主要方法。

如图1所示，基于硅通孔的三维堆叠处理目标晶圆的主体材料为一层较厚的硅基底12，一种含硅的氧化物的绝缘材料层13设置在硅基底12的下方，在硅基底12的上方设置带有要刻蚀图案的掩膜层11。

现有技术中，对硅基底进行通孔刻蚀主要是通过博世工艺来实现，博世工艺包括两个步骤，第一：刻蚀步骤，在等离子体反应腔内通入刻蚀气体，在硅基底表面进行通孔刻蚀；第二：聚合物沉积步骤，在等离子体反应腔内通入沉积气体，所述沉积气体在通孔侧壁沉积形成侧壁保护。刻蚀步骤和沉积步骤交替进行，直至通孔刻蚀完成。在刻蚀步骤和沉积步骤交替过程中，硅通孔15侧壁容易出现贝壳状（scallop）、锯齿状或波纹状等粗糙度较高的表面16，同时，随着刻蚀时间的延长，通孔刻蚀深度的不断增加，通孔侧壁向通孔外侧凹陷，从而导致硅通孔产品漏电现象严重；当硅基底被刻蚀完成后，为了保证硅基底的刻蚀完全，通常在刻蚀工艺结束时进行一定时间的过刻蚀，由于刻蚀气体对硅的刻蚀速率较快，对硅的氧化物的刻蚀速率较慢，刻蚀反应会在硅通孔的底部横向刻蚀，很容易在硅通孔的底部，硅基底和绝缘层的交界处产生“底切”14，导致硅通孔产品漏电现象。

发明内容

为了解决上述技术问题，本发明提供一种刻蚀硅通孔的方法，所述方法在一等离子体反应腔内进行，目标刻蚀基片位于所述等离子体反应腔内，所述刻蚀方法包括第一刻蚀阶段和第二刻蚀阶段，在第一刻蚀阶段，向所述等离子体反应腔内交替通入第一刻蚀气体和沉积气体，在第二刻蚀阶段，向所述等离子体反应腔通入第二刻蚀气体，所述第一刻蚀阶段刻蚀硅通孔深度大于等于整个硅通孔深度的90%。在第一刻蚀阶段，通过采用刻蚀气体和沉积气体交替注入等离子体反应腔，可以快速的进行硅通孔的刻蚀同时能保证硅通孔的关键尺寸保持不变，在第一刻蚀阶段将硅通孔的刻蚀完成90%以上有利于保证硅通孔刻蚀的效率。

优选的，所述第一刻蚀气体包括SF₆和氩气。SF₆能与硅基底发生快速反应，氩气能够帮助调整沉积的均匀性和沉积效率。

优选的，所述第二刻蚀气体包括CF₄和O₂。CF₄能和硅基底下方的氧化硅层反应，避免第一刻蚀阶段中的刻蚀气体由于和硅反应的速度大于和氧化硅反应的速度造成的“底切”现象。同时，O₂的存在能分解由于刻蚀步骤和沉积步骤交替在硅通孔侧壁出现的贝壳状、锯齿状或波纹状突起表面的聚合物，与暴露出的硅生成氧化硅，再由CF₄与氧化硅反应，实现硅通孔侧壁的光滑、垂直。

优选的，所述第二刻蚀气体还包括SF₆和CHF₃。由于CF₄与硅的反应速率很慢，即便第一刻蚀阶段完成90%的硅通孔刻蚀，由于硅通孔底部还残存一小部分硅基底，为了提高刻蚀速率，可以在第二刻蚀气体中加入少量的SF₆。

优选的，所述SF₆和CF₄的气体流量比小于1/10。

优选的，所述O₂和所述CF₄的比例范围为1/4-1/2。

优选的，所述沉积气体包括C₄F₈、氩气和氦气。