[发明专利]用于生成用于双重构图技术的布局的系统和方法

说明书

技术领域

本申请一般地涉及集成电路(ICs)，并且更具体地，涉及双重构图情况下的IC设计技术。

背景技术

电路设计者使用电子设计自动化(EDA)工具，一种计算机辅助设计(CAD)工具，用来设计和布局电子电路，包括系统地表达以电路的操作为基础的逻辑、仿真电路操作、确定单元(即，包括器件的逻辑元件，例如，晶体管)的安置位置以及将所述单元耦合在一起的互连的布线位置。EDA工具允许设计者构造电路以及使用计算机模拟其执行，无需昂贵、冗长的人工制造过程。对于设计现代ICs，特别是超大规模集成电路(VLSICs)，EDA工具是不可缺少的。因此，EDA工具被广泛使用。

在初始“设计”阶段，电路设计者采用一或多个EDA工具来建立所期望的电子电路的逻辑表达。在对电路的逻辑表达如预期般运转感到满意之后(典型地，通过仿真)，电路设计者于是采用称为“IC编译器”(ICC)的EDA工具将该逻辑表达(典型地，具体化为“网表”)自动转化为在“实现”阶段中的一个或多个光刻掩模上的电路中的每个单元的相应的物理表达。该实现阶段典型地包括两个子阶段：“布置”子阶段，其中从库中选择合适的栅并将它们相对于彼此安置在代表将要支撑单元的衬底的区域中；以及“布线”子阶段，其中越过该单元中的衬底规定局部互连的路线以产生内聚(cohesive)的电子电路。然后这些单元相对于彼此被安置，布局单元间互连以产生整个IC或“芯片”的物理表达。最后，利用这些光刻掩模建立衬底上的IC特征层并由此形成IC。

超大规模IC(VLSIC)技术中的特征尺寸，特别是互补互连-氧化物半导体(CMOS)类型的特征尺寸，继续缩小。遗憾的是，用于制备这些特征的光刻所采用的光的波长没有那么快地缩短。因此，在光刻技术中已经做出了各种改进以让其跟上特征尺寸的缩小。这些技术包括相移掩模以及最近的双重构图(dual patterning)。双重构图采用两个光刻掩模代替仅用一个，以限定VLSIC中的微细间距特征。

最近的CMOS技术(典型地，20nm以及更低)的平版的挑战需要不仅是栅的双重构图，而且需要局部互连甚至一些薄互连布线层的双重构图。遗憾的是，双重构图需要确定是否可以将特征布局在两个掩模上哪个位置的复杂的设计规则。同时必需地，这些设计规则提出了值得注意的IC布图挑战，特别是在邻接的输入／输出(I／O)缓冲器或例如静电放电保护箝位电路的支持单元之间的边界处。当根据不同的要求布图邻接的缓冲器或单元时，上述挑战变得特别明显。孤立地看似合理的单元布图，当其被邻近其它单元布图布局时，仍可能会造成破坏(violations)。由于邻近的互连或芯片层填充图案被规定专用于双重构图互连的互连设计规则，大的核心块也会存在问题。

发明内容

一方面提供一种用于生成用于双重构图技术的布局的系统。在一个实施例中，该系统包括：(1)确定性边界互连特征生成器，被配置为基于至少一个双重构图设计规则为单元生成确定性边界互连特征；和(2)与所述确定性边界互连特征生成器相关的单元布置和互连布线工具，并被配置为布置所述确定性边界互连特征和所述单元的与此相关的其它特征。

另一方面提供一种生成用于双重构图技术的布局的方法，在一个实施例中，该方法包括：(1)基于至少一个双重构图设计规则为单元生成确定性边界互连特征；以及(2)布置所述确定性边界互连特征和所述单元的与此相关的其它特征。

再一方面提供一种计算机可读存储介质，包含用于利用混合单元库来设计和实现电路的程序指令。在一个实施例中，由计算机系统的一个或多个处理器执行所述程序指令使得所述一个或多个处理器：(1)基于至少一个双重构图设计规则为单元生成确定性边界互连特征；以及(2)布置所述确定性边界互连特征和所述单元的与此相关的其它特征。

附图说明

参考结合附图的以下的描述，其中：

图1是IC的I／O环的示图；

图2A是根据传统设计规则布图的IC的I／O缓冲器单元的示图；

图2B是受益于确定性边界互连特征(DBIF)实施例布图的IC的I／O缓冲器单元的示图；

图3是根据传统设计规则布图的三个相邻I／O缓冲器单元的示图；

图4是图3的示图的更详细的部分；

图5是受益于U型DBIF实施例布图的三个相邻I／O缓冲器单元的示图；

图6是图5的示图的更详细的部分；

图7是受益于侧面单元DBIF实施例布图的三个相邻I／O缓冲器单元的示图；