[发明专利]集成电路及其操作方法

说明书

技术领域

本发明是有关于一种集成电路及其操作方法，且特别是有关于一种具有导电结构的集成电路及其操作方法。

背景技术

当集成电路中的装置的临界尺寸缩减至通常存储单元技术的极限时，设计者则转而寻求存储单元的多重叠层平面技术以达成更高的储存密度，以及每一个比特较低的成本。举例而言，薄膜晶体管技术已经应用在电荷捕捉存储器之中。此外，交会点阵列技术也已经应用在反熔丝存储器之中。

在一个三维阵列中，不同阶层(1evel)中的结构电气特性可以导致编程、擦除、及电荷储存的动态不同，包括在不同阶层问这些存储单元与存储状态对应的临界电压的变动。因此，为了达成在每一层中存储单元读写质量的优化，编程及擦除过程在某些程度上必须适应目标存储单元不同层间的变异。这些变异也会导致存储单元的承受力问题以及产生其他的复杂问题。

在一个三维阵列中，例如是主位线的存取线，被安排成用来存取此阵列的不同阶层，必须使得其例如是电容或是电感的特性能够随着所耦接的电路因为不同层间的变异的不同而跟着变动。举例而言，主位线通常是延伸至用来读取及写入存储单元的感测电路。在不同层间的垂直连接器及其他的不同特性会导致在主位线间的电容值产生变动。这些电容值的差异会影响于读取、编程、或擦除操作时的主位线电压，且会影响规范的需求，例如是于编程与擦除状态间较大的读取区间。

因此需要提供一种集成电路，其包以减少因为不同层间的差异所造成的复杂问题。

发明内容

本发明是有关于一种集成电路及其操作方法，具有平均的感应电容。

根据一实施例，提出一种集成电路，包括一叠层结构及一导电结构；叠层结构包括一导电条纹；导电结构位于叠层结构上方，并电性连接至导电条纹；导电结构与导电条纹在不同组的对应点之间根据基轴具有不同的间隙距离。

根据另一实施例，提出一种集成电路的操作方法，集成电路包括一三维存储器叠层与一导电结构；三维存储器叠层包括邻近的一虚置部分与一存储器部分，该虚置部分及该存储器部分均包括一叠层结构、一介电层、一第一导电层与一第二导电层；叠层结构包括一导电条纹；第一导电层通过介电层电性绝缘于导电条纹；导电条纹的相对末端被分别电性连接至第二导电层与导电结构；第一导电层被配置在导电条纹的相对末端之间；操作方法包括以下步骤：提供一第一电压至虚置部分的导电结构；提供一第二电压至虚置部分的第二导电层；第一电压等于第二电压。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1为根据一实施例的集成电路的示意图。

图2为根据一实施例的集成电路的示意图。

图3为根据一实施例的集成电路的上视图。

图4为根据一实施例的集成电路的上视图。

图5为根据一比较例的集成电路的示意图。

【符号说明]

102：叠层结构

104：介电层

106、106A、106B、106C、106D：第一导电层

108：第二导电层

110、210：导电结构

112：衬底

114：导电条纹

116：介电条纹

118：导电梯

119：导电插塞

120、220：导电线

122：导电板

124：虚置部分

126：存储器部分

D1、D2、D3、D4：距离

具体实施方式

图1为根据一实施例的集成电路的示意图，集成电路包括三维(3D)存储器叠层，其包括叠层结构102、介电层104、第一导电层106A、106B、106C、106D与第二导电层108；集成电路也包括导电结构110。

请参照图1，不同排(例如往Z方向延伸)的叠层结构102是互相分开地配置在衬底112上。叠层结构102各包括多个交错叠层且为直条状的导电条纹114与介电条纹116。介电条纹116类似于导电条纹114，为直条状连续延伸的结构，而为了清楚表示实施例的集成电路的结构，图1并未绘示出介电条纹116介于第一导电层106A、106B、106C、106D与第二导电层108之间的部分。