[发明专利]SRAM单元

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种SRAM单元。

背景技术

静态随机存储器（Static Random Access Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。

一个静态随机存储器包括多个静态随机存储器单元（以下简称SRAM单元），该多个SRAM单元按照阵列排列。参照图1，图1为现有技术的包含八个晶体管（8-T）的SRAM单元的电路结构图，所述8T结构的SRAM单元包括：第一PMOS晶体管PU1、第二PMOS晶体管PU2、第一NMOS晶体管PD1、第二NMOS晶体管PD2、第三NMOS晶体管PG1、第四NMOS晶体管PG2、第五NMOS晶体管PG3、第六NMOS晶体管PG4。第一PMOS晶体管PU1和第一NMOS晶体管PD1构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成第二反相器，所述第一反相器与第二反相器交叉耦接。所述交叉耦接是指第一反相器的输入端与第二反相器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该锁存电路用于锁存数据逻辑值。其中，第一PMOS晶体管PU1和第二PMOS晶体管PU2作为上拉晶体管，第一NMOS晶体管PD1和第二NMOS晶体管PD2作为下拉晶体管。第三NMOS晶体管PG1、第四NMOS晶体管PG2、第五NMOS晶体管PG3和第六NMOS晶体管PG4作为传输晶体管。

参照图1，第一PMOS晶体管PU1的漏极、第一NMOS晶体管PD1的漏极、第三NMOS晶体管PG1的漏极、第五NMOS晶体管PG3的漏极、第二PMOS晶体管PU2的栅极与第二NMOS晶体管PD2的栅极电连接，形成第一存储节点Q；第一PMOS晶体管PU1的栅极、第一NMOS晶体管PD1的栅极、第二PMOS晶体管PU2的漏极、第二NMOS晶体管PD2的漏极、第四NMOS晶体管PG2的漏极、第六NMOS晶体管PG4的漏极电连接，形成第二存储节点QN。第一存储节点Q和第二存储节点QN互为互补对（complementary Pair）。第一PMOS晶体管PU1的源极、第二PMOS晶体管PU2的源极接电源线VDD，第一NMOS晶体管PD1的源极、第二NMOS晶体管PD2的源极接地线。

参照图1，第三NMOS晶体管PG1的栅极、第四NMOS晶体管PG2的栅极与第一字线WL1电连接，第三NMOS晶体管PG1的源极与第一位线BL1电连接，第四NMOS晶体管PG2的源极与第二位线BL2电连接，第一位线BL1与第二位线BL2互为互补位线；第五NMOS晶体管PG3的栅极、第六NMOS晶体管PG4的栅极与第二字线WL2电连接，第五NMOS晶体管PG3的源极与第三位线BL3电连接，第六NMOS晶体管PG4的源极与第四位线BL4电连接，第三位线BL3与第四位线BL4互为互补位线。

但是，现有的8T SRAM单元的互连线层太复杂，而且互连线层与器件区的相应结构之间为通过导电插塞电连接，这又会增加多条导电插塞。这会降低SRAM单元的稳定性，而且增加生产成本。

发明内容

本发明解决的问题是，现有的8T SRAM单元的互连线层太复杂，这会降低SRAM单元的稳定性，而且增加生产成本。

为解决上述问题，本发明提供一种SRAM单元，SRAM单元包括：

位于第一有源区的第一下拉晶体管、第一传输晶体管和第三传输晶体管，所述第一下拉晶体管与第一传输晶体管共第一漏极，第一传输晶体管与第三传输晶体管的类型相同，所述第三传输晶体管的第三漏极与第一漏极接触导通；

位于第二有源区的第二下拉晶体管、第二传输晶体管和第四传输晶体管，所述第二下拉晶体管与第四传输晶体管共第二漏极，所述第四传输晶体管的第四漏极与第二漏极电连接；

位于第一有源区和第二有源区之间的第三有源区，和位于所述第三有源区和第二有源区之间的第四有源区；

位于第三有源区的第一上拉晶体管，所述第一上拉晶体管与第一下拉晶体管共第一栅极；

位于所述第四有源区的第二上拉晶体管，所述第二上拉晶体管与第二下拉晶体管共第二栅极；

所述第一漏极、第一上拉晶体管的第五漏极与第二栅极电连接，所述第二漏极、第二上拉晶体管的第六漏极与第一栅极电连接。

可选地，所述第四传输晶体管与第二传输晶体管的类型相同；所述第四传输晶体管的第四漏极与第二漏极电连接为，所述第四漏极与第二漏极接触导通。