[发明专利]半导体存储控制单元、集成电路及集成电路的制造方法

说明书

本发明提供一种半导体存储控制单元、集成电路及集成电路的制造方法，涉及半导体存储技术领域。本发明的半导体存储控制单元包括位于半导体衬底上的开关晶体管与电阻存储单元，开关晶体管的源极连接端子和栅极连接端子位于半导体衬底的第一表面，漏极连接端子与电阻存储单元位于半导体衬底的第二表面，且电阻存储单元的第一端极与漏极连接端子相连。该半导体存储控制单元可有效缩小半导体存储控制单元的面积，并可简化半导体存储控制单元的制造工艺。本发明的集成电路使用了上述的半导体存储控制单元，具有上述优点。本发明的集成电路的制造方法，用于制造上述集成电路，同样具有上述优点。

技术领域

本发明涉及半导体存储技术领域，具体而言涉及一种半导体存储控制单元、集成电路及集成电路的制造方法。

背景技术

在半导体存储技术领域中，开关晶体管和对应的电阻存储单元是阵列存储器集成电路的两个关键单元组件。通常，一个开关晶体管和一个对应的电阻存储单元构成一个半导体存储控制单元，而多个半导体存储控制单元再辅之以其他具有特定功能的子电路则可以构成阵列存储器集成电路。其中，开关晶体管一般采用场效应晶体管，特别是金属氧化物半导体场效应晶体管（MOS FET）。在现有的半导体存储控制单元或阵列存储器集成电路中，开关晶体管一般包括源极、漏极和栅极三个端子（terminal），其漏极与电阻存储单元相连；并且，开关晶体管的源极、漏极、栅极以及它们三者的连接端子与电阻存储单元均位于半导体衬底的同一侧。

随着半导体技术工艺节点的不断减小和存储密度的不断提高，半导体存储控制单元（简称存储单元）包含的晶体管、电阻存储单元等器件的尺寸不断同步缩小，栅极与源极、漏极之间的距离（space）不断减小，导致与栅极与源极、漏极之间的三个连接端子的间距不断减小，大大增加了各个器件的加工及其制程整合难度，并导致耦合电容不断增大。并且，位于源极和漏极上方的接触孔（contacts）由于受到与源极和漏极处于半导体衬底同一侧且位于源极和漏极中间的栅极结构的限制，也导致接触孔内的金属（即，源极和漏极的连接线）与栅极之间的耦合电容不断增大，即，导致栅极与源极、漏极之间的耦合电容不断增大。

栅极与源极、漏极之间的耦合电容不断增大，严重影响了晶体管的性能，进而影响了使用该晶体管的集成电路的性能。虽然现有技术中的鳍型场效应晶体管（Fin FET）可以在一定程度上解决耦合电容的问题，但随着器件尺寸的不断缩小，该技术的效果可能变得越来越不明显。同时，作为阵列存储器集成电路的重要组成部分的电阻存储单元，通常与行选择互连线以及列选择互连线一起，埋置在半导体衬底的与开关晶体管的源极、漏极、栅极以及它们三者的连接端子同一侧上的介电层里，而在其上形成后道互连线的过程是一个热物理过程，往往可能对前道加工形成的器件（主要包括电阻存储单元及其阵列）产生不良影响。这无疑给整个存储器阵列及其读写电路加工的制程整合带来了巨大的困难。例如，现代新型的固质态阻变存储器件，如热相变存储器件（PCRAM）、磁阻存储器件（Magnetic RAM）和基于电压驱动下原子扩散及微纳导点隧道原理的可变电阻敏感器件（ReRAM），均不宜承受较高的后高温加工及热处理过程。

因此，为解决上述问题，本发明提出一种新的半导体存储控制单元、使用该半导体存储控制单元的集成电路以及该集成电路的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体存储控制单元、集成电路以及集成电路的制造方法。

本发明实施例一提供一种半导体存储控制单元，包括位于半导体衬底上的开关晶体管与电阻存储单元，其中，

所述开关晶体管包括位于所述半导体衬底的第一表面上的栅极、位于所述半导体衬底内的源极和漏极，还包括位于所述半导体衬底的第一表面的用于连接所述源极的源极连接端子和用于连接所述栅极的栅极连接端子，以及位于所述半导体衬底的与所述第一表面相对的第二表面上用于连接所述漏极的漏极连接端子；