[发明专利]一种测试数据压缩方法、数据解压缩装置及解压缩方法

说明书

技术领域

本发明涉及集成电路领域，尤其涉及集成电路内建自测试中测试数据压缩方法、数据解压缩装置及解压缩方法。

背景技术

随着EDA(Electronic Design Automation，电子设计自动化)工具的发展和半导体制造工艺的不断进步，现代集成电路的规模越来越大，工作频率越来越高，对集成电路的测试也提出了更高的要求。一方面，集成电路工作频率的增长速度比自动测试设备(ATE)的工作频率增长速度要快，使得ATE以芯片工作频率进行测试变得越来越困难，对延时故障等故障进行测试变得愈加困难。另一方面，对集成电路进行测试所需要的测试数据量增多，对ATE的性能要求变高，测试成本大幅度上升。嵌入到电路的测试数据能减轻集成电路测试时对ATE性能的要求。国际半导体技术蓝图(ITRS)中指出，超过三分之一的被调查者认为测试能提高产品质量和降低产品成本。内建自测试技术(Build-In Self-Test，内建自测试)通过在电路内部集成少量的逻辑电路实现对集成电路的测试，能降低测试成本和以电路频率进行测试，因此广泛使用在现代集成电路测试中。

传统的EDA工具的BIST测试的测试码生成代价较高，无法满足电路测试的需求。目前，业界采用基于扫描的自测试技术对芯片中的集成电路进行测试。基于扫描的自测试技术是一种针对时序电路进行测试的技术，它综合了传统的内建自测试技术和扫描设计技术。传统的内建自测试技术是将测试码产生器和测试响应压缩逻辑嵌入到电路系统内部，然后由测试码产生器产生测试代码再通过测试响应压缩逻辑对芯片中的电路系统进行测试的技术。扫描设计将电路中的时序单元转化成为可控制和可观测的单元，并将这些时序单元连接成一个或多个移位寄存器，构造成一条或多条扫描链。在采用完全扫描方法后，时序电路的测试码生成就转化为组合电路的测试生成问题。

在确定性BIST设计时，通常先采用线性反馈移位寄存器(LFSR)产生伪随机测试数据，侦测大多数的易测故障。然后对剩下的少量难测故障，用自动测试数据生成器(ATPG)产生确定性测试数据，并压缩存储在BIST电路的ROM中。测试过程与设计过程互逆。首先，进行确定性测试数据测试。从BIST内部的只读存储器中，将预先存储的难测数据压缩集，载入到聚类移位寄存器中。聚类解压缩和移位解压缩交织进行，预定的测试数据进入输入压缩寄存器后，即自动输入扩展成压缩前的难测数据。然后，用LFSR伪随机产生测试数据对电路剩下的故障进行测试。

图1示出了现有利用LFSR生成伪随机测试数据的测试装置结构图。如图1所示，该装置中包括：

线性反馈移位寄存器、相移器、多个扫描链、响应压缩器、多输入特征分析器。

其中，扫描链是将被测电路的时序单元进行转换生成的，用以在获得确定性自测试的测试数据过程中替代被测电路的时序电路部分。

获得确定性自测试的测试数据，即确定性自测试的线性反馈移位寄存器种子的方法包括如下步骤：

伪随机自测试步骤：伪随机产生的线性反馈移位寄存器种子被载入到线性反馈移位寄存器中，线性反馈移位寄存器输出伪随机信号，该伪随机信号通过相移器做相移变换后输入到扫描链。经过扫描链以及相关的被测电路的组合逻辑部分的电路响应后，得到的响应信号输入到响应压缩器，响应压缩器将预先存储的期望响应与实际得到的响应输入到多输入特征分析器，分析、比对实际响应与期望响应。如果实际响应与期望响应不同，则判断出故障，并记录该随机难测故障。上述步骤重复设定次数。例如，若一个扫描周期完成一次伪随机自测试，则重复100,000个扫描周期，完成100,000次伪随机自测试。

在经过伪随机数据测试后，需要尽可能的覆盖到电路的故障。对于被测电路而言，如果伪随机数据测试阶段覆盖的故障率越高，剩下的电路故障就越少。而剩下的电路故障的测试是在确定性自测试阶段进行的，所以确定性自测试阶段测试的电路故障越少，需要保存的确定性自测试的测试数据就越少。

生成种子的步骤：将伪随机测试数据没有测到的难测故障输入到ATPG，由ATPG工具生成难测向量。通过输入压缩，聚类压缩，移位压缩，将难测向量压缩成种子储存到BIST电路的ROM中。

确定性自测试步骤：测试时，通过从ROM中取出种子，并载入到解压电路中，通过解压电路解压出原始难测向量，对被测电路进行测试。解压出的原始难测向量通过测试模式选择器、扫描链、响应压缩器以及多输入特征分析器，得到测试响应数据，并与预期的测试响应数据进行比较，判断难测故障是否被测出。