[发明专利]用于先进后端工艺线互连的组合大马士革和减薄金属刻蚀的系统及方法

说明书

技术领域

本公开涉及集成电路设计的领域。本公开更具体地涉及在集成电路裸片内的金属互连。

背景技术

随着集成电路技术持续缩小尺寸至更小的技术节点，线互连的后端工艺变得非常有挑战性且难以实现。使用诸如双图案化之类的复杂图案化方案来提供越来越小的互连特征部。由于集成电路内的过孔和金属线变得越来越小且越来越靠近，在集成电路内可能出现许多问题。这些问题可以包括在制造期间光刻掩膜的对准困难以及集成电路的寿命期间的与时间有关的电击穿和电迁移。

发明内容

一个实施例是在集成电路裸片中形成金属互连的方法。由在集成电路裸片的衬底上的第一导电层形成第一金属迹线。在衬底和第一金属迹线上形成金属间电介质层。

然后，金属间电介质层被图案化且被刻蚀，以在金属间电介质层中形成暴露第一金属迹线的宽沟槽。在宽沟槽中沉积导电材料与第一金属迹线接触。刻蚀导电材料以在其中形成沟槽。沟槽从导电材料限定导电插塞。导电插塞由沟槽彼此隔离。每个导电插塞与相应的第一金属迹线接触。

附图说明

图1是根据一个实施例的集成电路裸片的截面图。

图2是根据一个实施例的在第一金属间电介质层中形成了第一沟槽的集成电路裸片的截面图。

图3是根据一个实施例的在第一沟槽中打开了更多沟槽的集成电路裸片的截面图。

图4是根据一个实施例的具有沉积在沟槽中的阻挡层的集成电路裸片的截面图。

图5是根据一个实施例的具有填充沟槽的导电材料的集成电路裸片的截面图。

图6是根据一个实施例的导电材料被平坦化的集成电路裸片的截面图。

图7A是根据一个实施例的具有在限定金属插塞的导电材料中刻蚀的第三沟槽的集成电路裸片的截面图。

图7B是根据替选实施例的具有在限定金属插塞的导电材料中刻蚀的第三沟槽的集成电路裸片的截面图。

图8是根据一个实施例的保护电介质层形成在金属插塞上和在第三沟槽的侧壁上之后的集成电路裸片的截面图。

图9是根据一个实施例的保护电介质层形成在金属插塞上和填充第三沟槽之后的集成电路裸片的截面图。

图10A是根据一个实施例的具有包括双足分支结构的金属互连的集成电路裸片的截面图。

图10B是根据替选实施例的具有包括双足分支结构的金属互连的集成电路裸片的截面图。

具体实施方式

图1是包括半导体衬底32和电介质层36的集成电路裸片30的截面图。晶体管34形成在衬底32中。第一掩膜迹线38a和38b形成在衬底32上。每个金属迹线38a、38b由薄阻挡层40加衬。第一金属迹线38a和38b以及电介质层36被覆盖在电介质覆盖层42中。虽然在图1中示出了六个第一金属迹线，但是在本文中仅仅标出了两个第一金属迹线38a和38b。

电介质层36在图1中示出为单层，然而实际上，电介质层36可以包括设置在其中形成了晶体管34的半导体衬底32的顶部上的导电层和电介质层。尽管没有示出，但是在电介质层36之下的电介质层中可以形成其它的金属迹线、过孔和信号线。第一金属迹线38a和38b是导电信号承载线，其允许信号穿通集成电路裸片30，包括传送至集成电路裸片30以外的晶体管34和金属接触，诸如接触焊盘、焊料球或引线等。在图1中所示的集成电路裸片30中，在第一金属层的第一金属迹线38a和38b之下可以存在许多没有示出的部件。

在一个实施例中，衬底32包括半导体衬底32上的二氧化硅层、低K电介质层、氮化硅层或其它合适的电介质层。半导体衬底32例如是可以形成在晶体管34中或上的硅或其它合适的半导体层。

在一个例子中，第一金属迹线38a和38b可以由铜形成。阻挡层40是钛、氮化钛、钽、氮化钽或其它合适的阻挡层中的一个或多个层。第一金属迹线38a和38b例如是60-100nm的厚度。根据所实施的技术节点或最小尺度，第一金属迹线38a和38b按照32nm、20nm或任意其它合适的距离来分隔。

在许多集成电路中，由于在加工铜线和过孔中的困难，金属迹线由铝形成或者铝铜形成。然而，随着技术节点减少到越来越小的尺度，由于铜的高导电性和其它参数，优选将铜用于集成电路裸片中的金属迹线和过孔。然而，可以将任意其它合适的金属用于金属迹线、过孔和阻挡层。

覆盖层42例如是氮化硅或者优选是包括碳的氮化硅层。覆盖层42厚度处于200-500之间。针对图1所述的特征部，可以使用其它合适的材料和尺度。