[发明专利]具有主存储单元和需要预设操作的辅存储单元的半导体设备

说明书

本申请为申请号为200980151065.3、申请日为2009年12月17日、发明名称为“具有主存储单元和需要预设操作的辅存储单元的半导体设备”的申请的分案申请。

背景技术

闪速存储器设备包括核心存储块内的存储单位和页面缓冲器、以及用于与控制器交换数据的外围电路。由于消费市场上引入了闪速存储器设备，所以它们已经获得广泛的传播和认可，但是它们与控制器的原来的异步接口却在极大程度上保持不变。

最近，已经研发了一些对闪速存储器技术的改进，但是要求与传统闪速存储器设备不一致的接口设计。为了允许传统闪速存储器设备也从改进的技术受益，构想使用桥接芯片。桥接芯片将提供改进的控制器和传统闪速存储器设备之间的双向接口。

可以理解，桥接芯片的设计带来了各种挑战，其中至少一些与暂时存储将被传输到传统闪速存储器设备的数据的需求相关。

也应认识到，半导体存储器用于各种应用。最有用的且应用最广泛的半导体存储器类型之一是SRAM，或者静态随机存取存储器。只要SRAM阵列的存储单位可被连续供电，该类半导体存储器就允许用于读和写各存储单位的快速存取。

在一些应用中，次级阵列中的SRAM存储单元用作主阵列中对应存储单位的状态指示器（例如，存储单位有效性）。例如，当认为主阵列中对应的存储单位“有效”时，给定的SRAM存储单元可被设置为“1”；在此之前，期望给定的SRAM存储单元具有数值“0”，由此指示对应的主存储单位是无效。因此，次级SRAM阵列的使用允许外部实体迅速存取关于主阵列中存储单位有效性的信息，而不必须存取主阵列。当主阵列是使用下述类型的存储器制造时，这是有用的，该类型的存储器不允许各个存储单位如SRAM一样被灵活地或者快速地存取。

但是，由于SRAM存储单元在上电时获得不可预测的数值，所以为了保证给定的SRAM存储单元在被写为“1”之前实际具有数值“0”，或者相反，需要初始化（“预设”）操作。对阵列中的所有SRAM存储单元应用该初始化操作，可导致麻烦且冗长的预设阶段。

可以理解，在涉及使用SRAM的许多应用中需要预设阶段。因此，需要对预设半导体存储器阵列存储单位方面进行改进。

发明内容

根据第一方面，提供了一种用于将输入数据传输到非易失性存储器设备的半导体设备。半导体设备包括包含多个数据单元的虚拟页面缓冲器。该半导体设备还包括包含多个数据单元的屏蔽缓冲器，该屏蔽缓冲器的每个数据单元对应于该虚拟页面缓冲器的相应一个数据单元。该半导体设备还包括控制逻辑电路，用于（i）当接收到触发时将该屏蔽缓冲器的每个数据单元设置为第一逻辑状态，（ii）将输入数据写入该虚拟页面缓冲器的所选数据单元，和（iii）将与该虚拟页面缓冲器的该所选数据单元相对应的该屏蔽缓冲器的那些数据单元设置为与该第一逻辑状态不同的第二逻辑状态。该半导体设备还包括屏蔽逻辑电路，配置为通过对于每个虚拟页面缓冲器的数据单元将从该虚拟页面缓冲器的数据单元读取的数据和屏蔽缓冲器的对应一个数据单元的逻辑状态组合在一起来提供屏蔽的输出数据。该半导体设备还包括输出接口，配置为向该非易失性存储器设备释放该屏蔽的输出数据。

根据第二方面，提供了一种存储器系统，其包括限定于至少一个非易失性存储器设备中的半导体设备。半导体设备包括包含多个数据单元的虚拟页面缓冲器。该半导体设备还包括包含多个数据单元的屏蔽缓冲器，该屏蔽缓冲器的每个数据单元对应于该虚拟页面缓冲器的相应一个数据单元。该半导体设备还包括控制逻辑电路，用于（i）当接收到触发时将该屏蔽缓冲器的每个数据单元设置为第一逻辑状态，（ii）将输入数据写入该虚拟页面缓冲器的所选数据单元，和（iii）将与该虚拟页面缓冲器的该所选数据单元相对应的该屏蔽缓冲器的那些数据单元设置为与该第一逻辑状态不同的第二逻辑状态。该半导体设备还包括屏蔽逻辑电路，配置为通过对于每个虚拟页面缓冲器的数据单元将从该虚拟页面缓冲器的数据单元读取的数据和屏蔽缓冲器的对应一个数据单元的逻辑状态组合在一起来提供屏蔽的输出数据。该半导体设备还包括输出接口，配置为向该至少一个非易失性存储器设备释放该屏蔽的输出数据。