[发明专利]具有主存储单元和需要预设操作的辅存储单元的半导体设备

权利要求书

1.一种计算机可读存储介质，用于存储在被处理时用于提供半导体设备的指令，该半导体设备被配置为：

保持包括多个数据单元的虚拟页面缓冲器；

保持包括多个数据单元的屏蔽缓冲器，该屏蔽缓冲器的每个数据单元对应于该虚拟页面缓冲器的相应一个数据单元；

当接收到触发时设置该屏蔽缓冲器的每个数据单元为第一逻辑状态；

向该虚拟页面缓冲器的所选数据单元中写数据并且将与该虚拟页面缓冲器的该所选数据单元相对应的该屏蔽缓冲器的那些数据单元设置为与该第一逻辑状态不同的第二逻辑状态；

通过对于该虚拟页面缓冲器的每个数据单元组合从该虚拟页面缓冲器的每个数据单元读取的数据和该屏蔽缓冲器的该对应一个数据单元的该逻辑状态，来提供屏蔽的输出数据；和

向该非易失性存储器设备释放该屏蔽的输出数据。

2.一种半导体存储器电路，包括：

存储器阵列，包括：

多个字线，每个字线都连接到相应的一行存储单位；和

多个位线，每个位线连接到相应的一列存储单位；

至少一个行解码器，用于在该多个字线中选择一群字线；

多个驱动器电路，用于分别驱动该多个位线并且将连接到该群字线的存储单位设置为预定逻辑状态。

3.如权利要求2所述的半导体存储器电路，其中当确立预设控制信号时发生选择该群字线。

4.如权利要求3所述的半导体存储器电路，其中当没有确立该预设控制信号时，该至少一个行解码器被配置为选择由行信号识别的单独一个字线。

5.如权利要求4所述的半导体存储器电路，还包括配置为用于提供该行信号作为地址信号的一部分的控制器。

6.如权利要求3所述的半导体存储器电路，还包括配置为用于确立该预设控制信号的控制器。

7.如权利要求6所述的半导体存储器电路，其中该控制器还被配置用于在确立该预设控制信号之后启用该驱动器电路。

8.如权利要求7所述的半导体存储器电路，其中该驱动器电路被同时启用。

9.如权利要求7所述的半导体存储器电路，其中该驱动器电路被顺序启用。

10.如权利要求2所述的半导体存储器电路，其中该群字线是第一群字线，且其中该至少一个行解码器还被配置用于在该多个字线中选择第二群字线。

11.如权利要求10所述的半导体存储器电路，其中该第一群字线和该第二群字线互不相交。

12.如权利要求10所述的半导体存储器电路，其中当确立第一预设控制信号时，选择该第一群字线，并且其中当确立第二预设控制信号时，选择该第二群字线。

13.如权利要求12所述的半导体存储器电路，其中该至少一个行解码器包括单个行解码器，其中当该第一预设控制信号和该第二预设控制信号均没有被确立时，该单个行解码器被配置为选择由行信号识别的单独一个字线。

14.如权利要求12所述的半导体存储器电路，其中该至少一个行解码器包括第一行解码器和第二行解码器，其中当该第一预设控制信号和该第二预设控制信号均没有被确立时，该第一行解码器被配置为在该第一群字线内选择由第一行信号识别的单独一个字线且该第二行解码器被配置为在该第二群字线内选择由第二行信号识别的单独一个字线。

15.如权利要求12所述的半导体存储器电路，还包括配置为用于确立该第一预设控制信号和该第二控制信号的控制器。

16.如权利要求15所述的半导体存储器电路，其中该控制器进一步被配置为用于同时确立该第一预设控制信号和该第二控制信号。

17.如权利要求15所述的半导体存储器电路，其中该控制器进一步被配置为用于顺序确立该第一预设控制信号和该第二控制信号。

18.如权利要求10所述的半导体存储器电路，其中该至少一个行解码器包括用于响应于确立预设控制信号来控制选择该第一群字线和选择该第二群字线的电路。

19.如权利要求18所述的半导体存储器电路，其中当没有确立该预设控制信号时，该至少一个行解码器被配置为选择由行信号识别的单独一个字线。