[发明专利]一种利用时隙仲裁节省资源开销的方法和设备

说明书

技术领域

本发明涉及网络通信传输技术,特别是一种利用时隙仲裁节省资源开销的方法和设备。

背景技术

在通信技术应用中，经常涉及到需要对多个接口或者模块进行功能处理，而这些功能处理模块方法相同。

比如：某个芯片外接32个E1口，这些E1口功能处理相同；又比如某个芯片外挂16个吉比特以太网口（GE，gigabit ethernet），这些GE口的处理功能也相同。

最初在实现上，分别用多个相同处理功能模块实现；随着芯片功能优化实现，需要考虑把这些功能相同的接口模块用一个高带宽的功能模块实现，而不是做成多个功能模块，以便节省硬件资源开销。

以16个GE口的接收侧功能为例，先用16个接口（interface，简记为IF）实现接收数据，同时把接口8bit的数据用寄存器打拍成256bit的数据存入先进先出数据队列DATAQ中。也即每接收256/8=32个时钟周期的数据，向DATAQ中写一次，每次写256bit的数据，每个时钟的接收数据为8bit。

然后，用一个公平轮询端口（RR，Round Robin）轮询模块依次读出16个DATAQ中的数据，并存入BUFFER中，功能图如图1所示，在16个端口的数据汇总到一个BUFFER中后，再实现GE MAC功能，包含循环冗余校验CRC运算，报文长度检测，帧信息提取等等。

通过RR轮询调度的方式，原本需要多个MAC一起来实现，现在只需要一个高处理性能的MAC了，大大节省了芯片资源开销。

RR轮询模块需要从16个接收接口中读取数据，处理相当复杂，硬件时序也很难跑上去，资源也由于总线位宽宽消耗也较大。

由于接收模块的随机存储器RAM位宽宽，需要多个RAM来拼接实现256位宽的RAM，而各个MAC接收数据的FIFO不起缓存吸收的作用，导致多消耗很多RAM资源。

发明内容

有鉴于此，本发明提出了一种利用时隙仲裁节省资源开销的方法及设备，利用时隙划分的方法，解决多个模块数据总线共享，从而不需要复杂的端口轮询电路。并且利用RAM双端口的特点，调用多块RAM，各个接收模块对BUFFER的单块RAM单次写入位宽较小的数据，MAC子模块同时对BUFFER中的多个RAM读出，实现了较小位宽到较大位宽的位宽变换，大大节省了逻辑查找表资源开销。

本发明提出的技术方案为：

一种利用时隙仲裁节省资源开销的方法，该方法应用于可编程逻辑阵列FPGA逻辑芯片，所述FPGA逻辑芯片包括N个处理功能完全相同的接收模块和一个调度模块SCH，所述N个接收模块顺序编号，所述接收模块包括IF接口、先进先出FIFO缓存队列DATAQ、SELECT子功能模块，所述调度模块包括时序产生器TIMERSLOT、数据存储器BUFER、MAC子模块，该方法包括以下步骤：

所述N个接收模块通过各自的IF接口接收数据，并将其写入先进先出DATAQ缓存中，所述先进先出DATAQ缓存由单块静态随机存储器RAM实现，所述RAM位宽为B比特；

所述N个接收模块通过各自的SELECT子功能模块从DATAQ缓存每时隙读取B比特数据，并写入调度模块SCH的数据存储器BUFFER，所述BUFFER由M块RAM拼接实现，所述M块RAM顺序编号，且每块RAM划分地址空间，每块RAM的地址空间顺序编号，所述时隙由SCH的TIMERSLOT分配，周期为N；

所述调度模块通过MAC子模块从BUFFER中读取数据，对其进行处理，发送出去；所述MAC子模块每次同时读取M块RAM，每块RAM读取一个地址空间，且读取数据的M块RAM的地址空间编号相同。

上述方案中，所述N个接收模块通过各自的SELECT子功能模块将数据从DATAQ缓存读出，并写入SCH的BUFFER中时，该方法进一步包括：

每个时隙内每个接收模块分别写操作BUFFER的一块RAM，以第一个接收模块写操作的RAM编号为准，后续接收模块写操作的RAM编号依次加1，RAM编号达到最大值后从第一块RAM编号开始依次加1；

每个时隙内每个接收模块分别写操作RAM的一个地址空间，以第一个接收模块写操作的地址空间编号为准，后续接收模块写操作的RAM的地址空间编号依次加1。

上述方案中，所述SCH通过MAC子模块从BUFFER中读取数据，如果读出的数据不是第一个接收模块存储到BUFFER中的数据，该方法进一步包括：