[发明专利]一种利用时隙仲裁节省资源开销的方法和设备

权利要求书

1.一种利用时隙仲裁节省资源开销的方法，其特征在于，该方法应用于可编程逻辑阵列FPGA逻辑芯片，所述FPGA逻辑芯片包括N个处理功能完全相同的接收模块和一个调度模块SCH，所述N个接收模块顺序编号，所述接收模块包括IF接口、先进先出FIFO缓存队列DATAQ、SELECT子功能模块，所述调度模块包括时序产生器TIMERSLOT、数据存储器BUFER、MAC子模块，该方法包括以下步骤：

所述N个接收模块通过各自的IF接口接收数据，并将其写入先进先出DATAQ缓存中，所述先进先出DATAQ缓存由单块静态随机存储器RAM实现，所述RAM位宽为B比特；

所述N个接收模块通过各自的SELECT子功能模块从DATAQ缓存每时隙读取B比特数据，并写入调度模块SCH的数据存储器BUFFER，所述BUFFER由M块RAM拼接实现，所述M块RAM顺序编号，且每块RAM划分地址空间，每块RAM的地址空间顺序编号，所述时隙由SCH的TIMERSLOT分配，周期为N；

所述调度模块通过MAC子模块从BUFFER中读取数据，对其进行处理，发送出去；所述MAC子模块每次同时读取M块RAM，每块RAM读取一个地址空间，且读取数据的M块RAM的地址空间编号相同。

2.根据权利要求1所述的方法，其特征在于，所述N个接收模块通过各自的SELECT子功能模块将数据从DATAQ缓存读出，并写入SCH的BUFFER中时，该方法进一步包括：

每个时隙内每个接收模块分别写操作BUFFER的一块RAM，以第一个接收模块写操作的RAM编号为准，后续接收模块写操作的RAM编号依次加1，RAM编号达到最大值后从第一块RAM编号开始依次加1；

每个时隙内每个接收模块分别写操作RAM的一个地址空间，以第一个接收模块写操作的地址空间编号为准，后续接收模块写操作的RAM的地址空间编号依次加1。

3.根据权利要求1所述的方法，其特征在于，所述SCH通过MAC子模块从BUFFER中读取数据，如果读出的数据不是第一个接收模块存储到BUFFER中的数据，该方法进一步包括：

将读取的初始数据的低S字节作为真实数据的高S字节，初始数据的高L字节作为真实数据的低L字节，所述L为读取出的数据对应的接收模块的编号，且S+L=M。

4.一种FPGA芯片，所述FPGA逻辑芯片包括N个处理功能完全相同的接收模块和一个调度模块SCH，所述N个接收模块顺序编号，所述接收模块包括IF接口、先进先出FIFO缓存队列DATAQ、SELECT子功能模块，所述调度模块包括时序产生器TIMERSLOT、数据存储器BUFER、MAC子模块，该设备包括：

IF接口，用于接收数据并将其写入先进先出DATAQ缓存中；

DATAQ缓存，用于存储数据，所述先进先出DATAQ缓存由单块静态随机存储器RAM实现，所述RAM位宽为B比特；

时序产生器，用于分配时隙，周期为N；

SELECT子功能模块，用于从DATAQ缓存每时隙读取B比特数据，并写入调度模块SCH的数据存储器BUFFER；

MAC子模块，用于从BUFFER中读取数据，对其进行处理，发送出去；所述MAC子模块每次同时读取M块RAM，每块RAM读取一个地址空间，且读取数据的M块RAM的地址空间编号相同；

数据存储器BUFFER，用于存储数据，所述数据存储器BUFFER由M块RAM拼接实现，所述M块RAM顺序编号，且每块RAM划分地址空间，每块RAM的地址空间顺序编号。

5.根据权利要求4所述的设备，其特征在于，所述N个接收模块通过各自的SELECT子功能模块将数据从DATAQ缓存读出，并写入SCH的BUFFER中时，所述SELECT子功能模块进一步用于：

每个时隙内每个接收模块分别写操作BUFFER的一块RAM，以第一个接收模块写操作的RAM编号为准，后续接收模块写操作的RAM编号依次加1，RAM编号达到最大值后从第一块RAM编号开始依次加1；

每个时隙内每个接收模块分别写操作RAM的一个地址空间，以第一个接收模块写操作的地址空间编号为准，后续接收模块写操作的RAM的地址空间编号依次加1。

6.根据权利要求4所述的设备，其特征在于，所述SCH通过MAC子模块从BUFFER中读取数据，如果读出的数据不是第一个接收模块存储到BUFFER中的数据，MAC子模块进一步用于：

将读取的初始数据的低S字节作为真实数据的高S字节，初始数据的高L字节作为真实数据的低L字节，所述L为读取出的数据对应的接收模块的编号，且S+L=M。