[发明专利]基板结构、半导体封装、堆迭式封装结构及其制造方法

说明书

技术领域

本发明是有关于一种半导体封装、堆迭式封装结构及其制造方法，且特别是有关于一种具有用以容纳芯片的导电壳体的半导体封装、堆迭式封装结构及其制造方法。

背景技术

电子产品变得越来越复杂，例如至少要求电子产品的一部分增强功能及具有较小尺寸。虽然增强功能及具有较小尺寸所带来的好处是明确的，然而实现这些好处会产生一些问题。特别是，电子产品通常需要在有限的空间内容设高密度的半导体元件。举例而言，移动电话、个人数字助理、可携式电脑及其它可携式消费产品内用以容置的处理器、存储器、及其他主动元件或被动元件的可用空间内是受到限制。相关地，被封装的半导体元件通常可勉强提供抵抗环境条件的保护及提供输入及输出的电性连接。将半导体元件封装于半导体元件封装结构中，会占用电子产品中额外的有价值的空间。因此，减少半导体元件封装结构所占用的占据面积(Footprint Area)成为极为强烈的趋势。一种发展的趋势为使用PoP(package-on-package)结构组成呈现的堆迭式封装结构。

然而，一般堆迭式封装结构难以缩减厚度且散热效果差。

发明内容

本发明是有关于一种基板结构、半导体封装、堆迭式封装结构及其制造方法，可缩减结构厚度，并提高散热功效。

根据本发明，提出一种基板结构，其包括一导电壳体、数个导电引脚与一绝缘结构。导电壳体具有开口朝下的一壳体凹槽。绝缘结构分开导电引脚与导电壳体。

根据本发明，提出一种半导体封装，其包括一基板结构、一芯片与一封装体。基板结构包括一导电壳体、数个导电引脚与一绝缘结构。导电壳体具有开口朝下的一壳体凹槽。绝缘结构分开导电引脚与导电壳体。芯片配置在基板结构的一上表面上，并电性连接至导电引脚。封装体覆盖芯片。

根据本发明，提出一种堆迭式封装结构，其包括一第一半导体封装与一第二半导体封装。第一半导体封装包括一第一基板结构、一第一芯片与一第一封装体。第一基板结构包括一导电壳体、数个导电引脚与一绝缘结构。导电壳体具有开口朝下的一壳体凹槽。绝缘结构分开导电引脚与导电壳体。第一芯片配置在第一基板结构的一上表面上，并电性连接至导电引脚。第一封装体覆盖第一芯片。第二半导体封装包括一第二基板结构、一第二芯片与一第二封装体。第二芯片配置在第二基板结构上。第二封装体包覆第二芯片的一主动面。第二半导体封装电性连接第一半导体封装。第二芯片容置在导电壳体的壳体凹槽中。

根据本发明，提出一种半导体封装的制造方法，其包括以下步骤。从一导电层的一下表面移除部分导电层，以形成一下凹口与一壳体凹槽。以一下绝缘部分填充下凹口。从导电层的一上表面移除部分导电层，以形成一上凹口，其连通的下凹口。其中在形成上凹口与下凹口之后，导电层留下的部分形成数个导电引脚与一导电壳体。导电壳体具有壳体凹槽。形成一上绝缘部分填充上凹口，并配置在数个导电引脚与导电壳体的上表面上。配置一芯片在上绝缘部分上，并电性连接至导电引脚。以一封装体覆盖芯片。

为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1绘示根据一实施例的半导体封装的剖面图。

图2绘示根据一实施例的半导体封装的剖面图。

图3绘示根据一实施例的堆迭式封装结构的剖面图。

图4绘示根据一实施例的堆迭式封装结构的剖面图。

图5A至图5U绘示根据一实施例的堆迭式封装结构的制造方法。

图6A至图6M绘示根据一实施例的堆迭式封装结构的制造方法。

主要元件符号说明：

102、202：半导体封装

104、204：基板结构

106：芯片

108：封装体

110：导电壳体

112：导电引脚

114、214：绝缘结构

116、216：上绝缘部分

118：下绝缘部分

120：上表面

122：上凹口

124：下表面

126：下凹口

128：壳体凹槽

130：导电垫

132：导电连接件

234：上绝缘部分

236：穿孔

238：线路层

240：上表面

242：开口

344、444：堆迭式封装结构

346：半导体封装

348：基板结构