[发明专利]半导体结构与具有该半导体结构的半导体组件

说明书

技术领域

本发明涉及一种半导体结构与具有该半导体结构的半导体组件，特别地涉及利用多个缓和区以提升操作电压范围的一种半导体结构与具有该半导体结构的半导体组件。

背景技术

图1A显示一传统半导体结构10，其中在基板Sub上包含有第一导电型井区11与第二导电型井区12，设置于基板Sub上，在如图中虚线箭头所示的横向上相邻接，且各自包含半导体组件(例如MOS晶体管、BJT晶体管、JFET晶体管等，附图中未示出)。第一导电型井区11与第二导电型井区12交界为交界区13。交界区13可为第一导电型井区11与第二导电型井区12的重叠区域。第一导电型井区11与第二导电型井区12形成于基板Sub上的磊晶层中。其中，第一导电型井区11可以是N型井区，而第二导电型井区12可以是P型井区。若需要，第一导电型井区11也可以是P型井区，而第二导电型井区12为N型井区。须注意的是，图1A中第一导电型井区11与第二导电型井区12的数量与相对位置仅为示意。

当半导体结构10应用于高能组件例如电源管理芯片(power IC)，部分导电型井区例如第二导电型井区12可用以形成高压组件，而高压组件的操作电压范围与第二导电型井区12及第一导电型井区11间的崩溃电压(breakdown voltage)以及第二导电型井区12与基板Sub间的崩溃电压有关，当高压组件的操作电压过高且崩溃电压过低时，可能导致上述接面的电贯穿。参考图1B，显示一传统半导体结构20，包含基板Sub及其上的第一导电型井区11、第二导电型井区12、交界区13、以及介于第二导电型井区12与基板Sub之间的一埋层(barrier layer)24。设置埋层24其目的之一在于提升第二导电型井区12与基板Sub间的崩溃电压，进而提升第一导电型井区11与一第二导电型井区12间的崩溃电压。然而，若第一导电型井区11与第二导电型井区12的崩溃电压过低时，依然易导致电贯穿，导致电特性失效。此外，虽然图1A、图1B中的交界区13具有提升些微的崩溃电压的效果，其依然无法满足简单且可行的方式以提升崩溃电压。

发明内容

根据本发明的一个方面，提供了一种半导体结构，包含一基板、一第一井区、以及多个缓和区。第一井区具有第一导电型，设置于基板上。多个缓和区设置于第一井区中，在一平行该基板上表面的横向上靠近第一井区的一边界但与该边界有一距离，且缓和区由剖视图视之，在一垂直该基板上表面的纵向上贯通第一井区。其中，第一井区与一第二井区在横向上，相邻于边界，第二井区具有与第一导电型相反的第二导电型。其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型。一实施例中，第一井区与该第二井区形成于一磊晶层中。另一实施例中，多个缓和区中的任一缓和区不接触该边界，且该多个缓和区间彼此不相接触。

在一较佳实施例中，半导体结构又包含一埋层，具有第二导电型，形成于第一井区与该基板之间，且将第一井区与基板隔开。上述实施例中，半导体结构较佳地又包含至少一埋层缓和区，设置于横向上边界附近的埋层中，且由剖视图视之，埋层缓和区在纵向上贯通埋层。

根据本发明的另一方面，提供了一种半导体组件，包含一半导体结构、一栅极、一源极与一漏极。其中，半导体结构包括：一基板、一第一井区、以及多个缓和区。第一井区具有第一导电型，设置于基板上。多个缓和区设置于第一井区中，在一平行该基板上表面的横向上靠近第一井区的一边界但与该边界有一距离，且缓和区由剖视图视之，在一垂直该基板上表面的纵向上贯通第一井区。其中，第一井区与一第二井区在横向上，相邻于边界，第二井区具有与第一导电型相反的第二导电型；其中，缓和区的导电型为第一导电型或相反导电型态的第二导电型。栅极形成于第一井区上；源极与漏极分别在横向上，形成于栅极两侧的第一井区中。

以下通过具体实施例详加说明，能够更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1A、1B显示现有技术的半导体结构。

图2A、2B、2C、3A、3B、3C、4A、4B、4C、5显示根据本发明的较佳实施例的半导体结构。

图6显示传统半导体结构与本发明的半导体结构的崩溃电压特性曲线。

图7、8显示根据本发明应用于半导体组件的较佳实施例。

具体实施方式