[发明专利]非易失性半导体存储装置

说明书

相关专利申请的引用

本申请以2013年3月21日申请的先前日本申请专利第2013-59144号的优先权的利益为基础，并且要求其利益，其全部内容通过引用包含于此。

技术领域

在这里说明的多个实施方式，一般地，涉及非易失性半导体存储装置。

背景技术

NAND型闪存具备以矩阵状配置的多个存储单元和能够保持向这些存储单元写入的数据的读出放大器(sense amplifier)等。

关于NAND型闪存，期望写入操作的速度快速。

发明内容

本发明的实施方式提供写入操作的速度加快的非易失性半导体存储装置。

根据一个实施方式，提供一种非易失性半导体存储装置，包括：存储单元阵列、多个位线、多个字线及具有多个读出放大器的读出放大器电路。

上述存储单元阵列包含多个存储器单元。

上述多个位线与上述多个存储器单元分别电连接。

上述多个字线与上述多个存储器单元的多个栅极分别电连接。

上述多个读出放大器与上述多个位线分别电连接。

上述多个读出放大器的各个具有能够保持数据的锁电路及检测部，向位线施加第1电压、或比上述第1电压更高的第2电压的任一个。

上述读出放大器作为第3电压向上述位线施加上述第1电压或上述第2电压的任一个，并且向上述检测部传送上述第3电压。

根据上述的构成，能提高操作的可靠性。

附图说明

图1是表示第1实施方式涉及的非易失性半导体存储装置的整体的构成的图。

图2是表示上述非易失性半导体存储装置的多个存储单元的阈值分布的图。

图3是上述非易失性半导体存储装置的读出放大器的电路图。

图4是表示在上述非易失性半导体存储装置中设置的电压发生电路的泵电路的构成的图。

图5是表示上述非易失性半导体存储装置的写入操作的流程图。

图6A是上述写入操作的各信号、和各布线的电压电平的时序图。

图6B是表示在写入时向上述读出放大器的电路流动的电流的说明图。

图7A及图7B是用于说明第1实施方式的变形例涉及的非易失性半导体存储装置的写入操作的图，图7A表示位线，图7B是各信号的电压电平的时序图。

图8A及图8B是用于说明第1实施方式涉及的变形例的非易失性半导体存储装置的写入操作的图，图8A表示写入操作时向读出放大器流动的电流，图8B是各信号的时序图。

图9A～图15B是用于说明第2实施方式涉及的非易失性半导体存储装置的写入操作的图，图9A～图15A是表示其非易失性半导体存储装置的读出放大器的电路图，图9B～图15B表示上述读出放大器的各节点的电压电平。

图16是表示第2实施方式涉及的写入操作，向位线传送的电压电平的时序图。

图17A～图20B是用于说明第2实施方式的变形例涉及的非易失性半导体存储装置的写入操作的图，图17A～图20A是表示其非易失性半导体存储装置的读出放大器的电路图，图17B～图20B表示上述读出放大器的各节点的电压电平。

具体实施方式

以下，关于多个实施方式，一边参照附图一边说明。在附图中，同样的符号表示同样或类似部分。

以下说明的第1实施方式涉及的非易失性半导体存储装置，在写入操作中利用的传送到位线BL的电压电平和传送到检测部的电压电平(验证结果)相同，一边进行写入操作，同时一边向检测部传送验证结果。以下，“电压(电平)的传送”包含“电压(电平)的施加”的含义。

具体地，在非写入时，一边向上述位线传送电压VDDSA，一边也同样地向上述检测部传送电压VDDSA。以下，向上述检测部的传送电压VDDSA可称为H电平。

对此，在写入时，一边向上述位线传送0V，一边也同样地向上述检测部传送0V。以下，向这个上述检测部的传送电压0V可称为L(Low)电平。0V是第1电压，电压VDDSA是比第1电压高的第2电压。向上述位线传送的传送电压(0V或电压VDDSA)是第3电压。

用图1说明第1实施方式。图1是表示第1实施方式涉及的半导体器件的整体构成的图。以下的记载中，“到元件的连接”意味着“到元件的直接连接”以及相同地“到元件的经由其他元件的连接”。

1.整体构成例

图1是表示第1实施方式涉及的非易失性半导体存储装置1的构成的方块图。第1实施方式中，作为非易失性半导体存储装置1，举例说明NAND型闪存。