[发明专利]一种自适应PVT变化的时钟电路设计方法

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种自适应PVT变化的时钟电路设计方法。

背景技术

随着数字集成电路设计规模的不断增大，为了顺利达到时序收敛，通常需要将电路设计过程分为若干步骤。图1示出了现有的数字集成电路简化了的设计流程，在步骤101，对组合逻辑器件和时序器件进行布局和优化；在步骤102，插入时钟树，建立从时钟源到各时序器件的时钟电路；在步骤103，进行布线及优化；在步骤104，执行静态时序检查。其中，步骤102插入的时钟树是一种树形时钟电路，其特点为时序器件间的时钟沿到达时间差，即时钟偏差（ClockSkew）非常小，使布局阶段和布线阶段的时序具有紧密的关联性，是易于达到时序收敛的一种现有的时钟电路实现方式。

然而，这种时钟树架构决定了系统的延时、吞吐量等性能指标完全由时钟周期决定。为了保证系统可以在在最差的工艺、电源电压、温度（PVT）下正常工作，时钟周期通常会被设定为满足最差PVT要求的最保守值。在典型的数字电路工艺中，逻辑器件在最好PVT下的性能可达到最差PVT下的2到3倍，然而在时钟周期不变的前提下，实际工作环境的PVT改善不会带来任何的性能提升，造成实际性能冗余过大。而现有的动态电压频率切换（DVFS）技术需要复杂的反馈系统，且实现的效果主要为降频节能，对非最差PVT下的性能提升幅度非常有限。

造成此结果的原因是，虽然现有数字集成电路中数据路径延时与PVT关系密切，但前一时钟沿输出、后一时钟沿采样的时钟电路设计方法和以减小时钟偏差为目的设计的时钟电路却不能紧密跟随PVT改变而作出变化，使得PVT偏离最差条件时性能不能跟随达到该PVT下的最优。

发明内容

本发明要解决的主要技术问题是，提供一种自适应PVT变化的时钟电路设计方法，能够自适应地提高电路在非最差PVT下的性能。

为解决上述技术问题，本发明提供一种自适应PVT变化的时钟电路设计方法，在集成电路完成布局后还包括以下步骤：

确定同一时钟源驱动的存在时序关系的第一时序器件和第二时序器件，所述第一时序器件的输出被第二时序器件采样；

确定多个待分析的PVT，并确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径最大延时；

在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。

在本发明设计方法中，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤包括：

判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差是否大于所述数据路径最大延时，若否，则在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元使第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时；

进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。

在本发明设计方法中，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤还包括：

当判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时时，进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。

在本发明设计方法中，所述确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径最大延时的步骤包括：

在当前PVT下，从第一时序器件与第二时序器件之间的至少两条数据路径中选取一条路径最长的数据路径；

确定选取的数据路径在各个PVT下的最大延时，所述最大延时为所述数据路径最大延时。

在本发明设计方法中，所述数据路径延时为：从第一时序器件数据输出端到第二时序器件数据输入端之间的第一时序器件输出延时、组合逻辑延时、连线延时和第二时序器件最小建立时间之和。

本发明的有益效果是：