[发明专利]一种自适应PVT变化的时钟电路设计方法有效
| 申请号： | 201310400304.2 | 申请日： | 2013-09-04 |
| 公开（公告）号： | CN103500243A | 公开（公告）日： | 2014-01-08 |
| 发明（设计）人： | 温亨;石彦 | 申请（专利权）人： | 深圳市国微电子有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 深圳鼎合诚知识产权代理有限公司 44281 | 代理人： | 薛祥辉 |
| 地址： | 518057 广东省深圳市南*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一种 自适应 pvt 变化 时钟 电路设计 方法 | ||
1.一种自适应PVT变化的时钟电路设计方法，其特征在于，在集成电路完成布局后还包括以下步骤：
确定同一时钟源驱动的存在时序关系的第一时序器件和第二时序器件，所述第一时序器件的输出被第二时序器件采样；
确定多个待分析的PVT，并确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径最大延时；
在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
2.如权利要求1所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤包括：
判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差是否大于所述数据路径最大延时，若否，则在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元使第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时；
进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
3.如权利要求2所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤还包括：
当判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时时，进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
4.如权利要求1所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径最大延时的步骤包括：
在当前PVT下，从第一时序器件与第二时序器件之间的至少两条数据路径中选取一条路径最长的数据路径；
确定选取的数据路径在各个PVT下的最大延时，所述最大延时为所述数据路径最大延时。
5.如权利要求1-4任一项所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述数据路径延时为：从所述第一时序器件数据输出端到第二时序器件数据输入端之间的第一时序器件输出延时、组合逻辑延时、连线延时和第二时序器件最小建立时间之和。
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