[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种包括多个子鳍片的FinFET及其制造方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管（FinFET）和三栅（tri-gate）器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割（line-and-cut）双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距（pitch）来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端（尖端）；

4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，鳍片的尺寸变得越来越小，例如仅约10～30nm。此时即便采用均匀性良好的外延生长，用于器件源/漏区的鳍片尺寸仍旧非常小，这使得难以在这些区域上形成有效的接触。另一方面，这些非常小尺寸的鳍片也是脆弱的，非常容易破裂，特别是对于形成在SOI晶片上的鳍片而言。因此，非常难以控制鳍片高度以及在体硅晶片上形成FinFET所用的浅沟槽隔离（STI）。

另一方面，一个FinFET具有多个鳍片以及鳍片之间的浅沟槽隔离（STI），而浪费了鳍片之间的面积，器件集成度仍有待进一步提高。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高器件的集成度，以及提高器件驱动能力。

为此，本发明提供了一种半导体器件，包括：多个鳍片，形成在衬底中多个第一沟槽之间，沿第一方向延伸分布；栅极堆叠，跨域多个，沿第二方向延伸分布；源漏区，形成在栅极堆叠沿第一方向两侧的鳍片中；其中，每个鳍片顶部包括多个子鳍片，由多个第二沟槽分隔每个鳍片而形成。

其中，衬底材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。

其中，第二沟槽的深度小于第一沟槽的深度。

其中，每个鳍片包括2～20个子鳍片。

其中，每个鳍片中各个子鳍片的宽度相同或者不同。

本发明还提供了一种半导体器件的制造方法，包括：在衬底上形成多个第一硬掩模线条，沿第一方向延伸分布；以第一硬掩模线条为掩模，刻蚀衬底，形成多个第一沟槽，包围了多个鳍片；刻蚀第一硬掩模线条，形成暴露衬底的多个开口，将第一硬掩模线条分隔为多个子硬掩模线条；以多个子硬掩模线条为掩模，刻蚀衬底，形成多个第二沟槽，在鳍片顶部分隔出多个子鳍片；去除多个子硬掩模线条，留下鳍片以及多个子鳍片。

其中，硬掩模线条的材质选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳（DLC）的任一及其组合。

其中，鳍片或衬底的材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。

其中，第一硬掩模线条的宽度为50～200nm，间距为10～50nm。

其中，刻蚀衬底的步骤采用湿法腐蚀。

其中，湿法腐蚀液选自TMAH、KOH、强酸与强氧化剂的组合中的任一。

其中，调整湿法腐蚀的浓度、温度来调节第一沟槽和/或第二沟槽的倾角。

其中，刻蚀衬底时，第一硬掩模线条和/或子硬掩模线条下方的衬底存在凹进。

其中，各个子硬掩模线条的宽度相同或者不同。

其中，单个子硬掩模线条的宽度为2～40nm。