[发明专利]电容器结构及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种电容器结构及其制作方法。

背景技术

半导体集成电路中，电容器包括PIP（Poly-Insulator-Poly，多晶硅-绝缘层-多晶硅）电容器以及PPS（Poly-Poly-Substrate，多晶硅-多晶硅-衬底）电容器。

其中，PIP电容器是一种广泛用于防止模拟电路发射噪音和频率调制的器件。由于PIP电容器具有由多晶硅（与逻辑电路的栅电极的材料相同）形成的下部电极和上部电极，因此PIP电容器的电极可以与栅电极一起形成，而无需单独的形成工艺。PPS电容器也具有由多晶硅（与逻辑电路的栅电极的材料相同）形成的下部电极和上部电极，PPS电容器的电极也可以与栅电极一起形成，而无需单独的形成工艺。由于PIP电容器和PPS电容器的电极均可以与栅电极一起形成，在器件需要大电容的情况下，通常使用PIP电容器和PPS电容器。

在现有的电擦除可编辑的只读存储器（Electrically Erasable Programmable ROM，EEPROM）中，广泛使用PIP电容器和PPS电容器。但是，一般情况下PIP电容器会被单独形成在场区，PPS电容器单独形成在有源区，由于PIP电容器、PPS电容器单位面积电容较小，增大电容的唯一办法是增加PIP电容器面积或增加PPS电容器面积，这就导致芯片面积随之增大。

现有技术中的电容器的制作方法，以PIP电容器为例，包括以下步骤：

如图1a所示，提供半导体衬底110；并在所述提供半导体衬底110上依次形成第一介质层120和第一多晶硅层130；然后，刻蚀所述第一介质层120和所述第一多晶硅层130，暴露出所述半导体衬底110的边缘；

如图1b所示，在所述半导体衬底110和所述第一多晶硅层130上依次形成第二介质层140以及第二多晶硅层150；然后，对所述第二多晶硅层150以及第二介质层140进行刻蚀，停止于所述半导体衬底110或第一多晶硅层130上，形成沟槽151；

如图1c所示，在所述半导体衬底110、所述第二多晶硅层150以及所述沟槽151中形成第三介质层160；然后，对所述第三介质层160进行刻蚀，在所述沟槽151中形成第一通孔161，停止于所述第一多晶硅层130上；同时，在所述第三介质层160中形成第二通孔162，并停止于所述第二多晶硅层150上；

如图1d所示，在所述第一通孔161以及所述第二通孔162中填充金属物170。

由此形成电容器，所述电容器由所述第一多晶硅层130作为第一极板（下部电极），所述第二多晶硅层150作为第二极板（上部电极），所述第二介质层140作为第一极板和第二极板之间的介质层（绝缘层）。然而，现有的的电容器的电容已经不能满足产品设计的要求。随着半导体器件的尺寸持续降低，如何在不增加电容面积的情况下提高电容器的单位面积电容是本领域技术人员急需解决的问题之一。

发明内容

本发明的目的在于提出一种电容器结构及其制作方法，在不增加电容面积的情况下，提高电容器的单位面积电容。

为了实现上述目的，本发明的提供一种电容器的制作方法，包括以下步骤：

提供半导体衬底；

在所述半导体衬底上依次形成第一介质层以及第一多晶硅层，刻蚀所述第一多晶硅层以及第一介质层，暴露出部分半导体衬底；

在所述半导体衬底以及第一多晶硅层上依次形成第二介质层以及第二多晶硅层，刻蚀所述第二多晶硅层以及第二介质层，暴露出所述第一多晶硅层以及半导体衬底；

在所述半导体衬底以及第二多晶硅层上形成第三介质层，刻蚀所述第三介质层，形成沟槽，所述沟槽暴露出所述第二多晶硅层；

在所述第三介质层上以及所述沟槽中形成第四介质层，依次刻蚀所述第四介质层、第三介质层，形成第一通孔、第二通孔以及第三通孔，所述第一通孔暴露出所述半导体衬底，所述第二通孔暴露出所述第一多晶硅层，所述第三通孔暴露出所述第二多晶硅层；

在所述第一通孔、第二通孔、第三通孔以及沟槽中填充金属物。

进一步的，在所述电容器的制作方法中，所述半导体衬底设有浅沟道隔离层。

进一步的，在所述电容器的制作方法中，所述半导体衬底为硅衬底，所述浅沟道隔离层为二氧化硅。

进一步的，在所述电容器的制作方法中，所述第四介质层的材质为二氧化硅或氮化硅。

进一步的，在所述电容器的制作方法中，所述第四介质层的厚度范围是100埃～200埃。