[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种具晶圆级线路的半导体封装件及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package,CSP)、芯片直接贴附封装(Direct Chip Attached,DCA)或多芯片模块封装(Multi－Chip Module,MCM)等覆晶型态的封装模块、或将芯片立体堆栈化整合为三维集成电路(3D IC)芯片堆栈技术等。

图1A为现有半导体封装件1的剖面示意图，该半导体封装件1于一封装基板14与半导体芯片12之间设置一硅中介板（Through Silicon interposer,TSI）10，该硅中介板10具有导电硅穿孔（Through-silicon via,TSV）100及设于该导电硅穿孔100上的线路重布结构（Redistribution layer,RDL）101，令该线路重布结构101藉由多个导电组件18电性结合间距较大的封装基板14的焊垫140，并形成底胶13包覆该些导电组件18，而间距较小的半导体芯片12的电极垫120藉由多个焊锡凸块121电性结合该导电硅穿孔100。之后，再形成底胶13包覆该些焊锡凸块121。

若该半导体芯片12直接结合至该封装基板14上，因该半导体芯片12与该封装基板14两者的热膨胀系数的差异甚大，所以该半导体芯片12外围的焊锡凸块121不易与该封装基板14上对应的焊垫140形成良好的接合，致使该焊锡凸块121易自该封装基板14上剥离。另一方面，因该半导体芯片12与该封装基板14之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，致使该半导体芯片12与该封装基板14之间的电性连接可靠度(reliability)下降，且将造成信赖性测试的失败。

因此，藉由半导体基材制作的硅中介板10的设计，其与该半导体芯片12的材质接近，所以可有效避免上述所产生的问题。

然而，前述现有半导体封装件1的制法中，于制作该硅中介板10时，需形成该导电硅穿孔100，而该导电硅穿孔100的制程需于该硅中介板10上挖孔及金属填孔，致使该导电硅穿孔100的整体制程占整个该硅中介板10的制作成本达约40～50%（以12寸晶圆为例，不含人工成本），以致于最终产品的成本及价格难以降低。

此外，该硅中介板10的制作技术难度高，致使该半导体封装件1的生产量相对降低，且制作良率降低。

于是，业界遂发展出一种无需制作硅中介板的半导体封装件1’，如图1B所示，其为多个半导体芯片12藉由焊锡凸块121结合于一承载件（图略）上的线路部11上，且形成底胶13于该线路部11与各该半导体芯片12之间，再形成封装胶体16于该线路部11上以包覆各该半导体芯片12，藉以保护该些半导体芯片12，并增加该半导体封装件1’的刚性。之后，移除该线路部11下侧的承载件（图略），再形成一绝缘保护层17于该线路部11下侧，且该绝缘保护层17外露该线路部11，以供结合如焊球的导电组件18。

然而，现有半导体封装件1’中，各该半导体芯片12间之间隙极小，当移除该线路部11下侧的承载件时，因该半导体芯片12、该线路部11的内金属介电层（inter-metal dielectric,IMD）与封装胶体16间的热膨胀系数不匹配(mismatch)，致使使该线路部11的内金属介电层因应力变化过大而破裂，进而造成该些焊锡凸块121碎裂（crack）（如图1B所示的破裂处k）。

因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种半导体封装件及其制法，能避免该半导体组件与绝缘层间的热膨胀系数不匹配所造成的碎裂问题。

本发明的半导体封装件，包括：线路部，其具有相对的第一侧与第二侧；多个半导体组件，其设于该线路部的第一侧；压合件，其设于该些半导体组件上；以及绝缘层，其设于该线路部的第一侧，以包覆该些半导体组件。

前述的半导体封装件中，该绝缘层还包覆该压合件，例如，该压合件外露于该绝缘层表面。

前述的半导体封装件中，该绝缘层的侧面与该压合件的侧面齐平。

前述的半导体封装件中，还包括粘着材，可为芯片粘着层或热接口材料，其设于该些半导体组件与该压合件之间，例如，该粘着材还设于该绝缘层与该压合件之间。